JPS5956870A - 整流回路 - Google Patents
整流回路Info
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- JPS5956870A JPS5956870A JP57165364A JP16536482A JPS5956870A JP S5956870 A JPS5956870 A JP S5956870A JP 57165364 A JP57165364 A JP 57165364A JP 16536482 A JP16536482 A JP 16536482A JP S5956870 A JPS5956870 A JP S5956870A
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- Japan
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- circuit
- output
- input terminal
- output terminal
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
- H02M7/02—Conversion of ac power input into dc power output without possibility of reversal
- H02M7/04—Conversion of ac power input into dc power output without possibility of reversal by static converters
- H02M7/12—Conversion of ac power input into dc power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
- H02M7/21—Conversion of ac power input into dc power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
- H02M7/217—Conversion of ac power input into dc power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Rectifiers (AREA)
- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、例えば音声帯域信号の整流に使用される整
流回路に関する。
流回路に関する。
従来、音声帯域信号の整流に使用される整流回路は第１
図に示すように構成されている。すなわち、演算増幅器
１１の反転入力端（−）と入力端子１２との間に抵抗Ｒ
，が接続され、非反転入力一端（＋）は基準電源ｖｒｅ
ｆ（接地点）に接続される。まだ、上記演算増幅器１１
の反転入力端（−）とその出力端との間にダイオードＤ
、が接続され、上記演ｙ４−増幅器１ノの出力端と出力
端子１３との間にダイオードＤ２が接続されるとともに
、演算増幅器１１の反転入力端（−）と出力端子１３と
の間に帰還抵抗Ｒ２が接続される。
図に示すように構成されている。すなわち、演算増幅器
１１の反転入力端（−）と入力端子１２との間に抵抗Ｒ
，が接続され、非反転入力一端（＋）は基準電源ｖｒｅ
ｆ（接地点）に接続される。まだ、上記演算増幅器１１
の反転入力端（−）とその出力端との間にダイオードＤ
、が接続され、上記演ｙ４−増幅器１ノの出力端と出力
端子１３との間にダイオードＤ２が接続されるとともに
、演算増幅器１１の反転入力端（−）と出力端子１３と
の間に帰還抵抗Ｒ２が接続される。
上記のような構成において動作を説明する。
入力端子１２に交流入力信号ＩＮが供給されると演算増
幅器１ノの反転入力端（−）に入力電圧Ｅｚが供給され
る。この電圧Ｅｊが正の間は演算増幅器１ノの出力端に
負の電圧が出力されるので、ダイオードＤ１が導通ずる
。この時夕ゞイオートゞＤ１を流れる電流は抵抗Ｒ１を
流れる電流Ｉ。
幅器１ノの反転入力端（−）に入力電圧Ｅｚが供給され
る。この電圧Ｅｊが正の間は演算増幅器１ノの出力端に
負の電圧が出力されるので、ダイオードＤ１が導通ずる
。この時夕ゞイオートゞＤ１を流れる電流は抵抗Ｒ１を
流れる電流Ｉ。
に等しく、抵抗Ｒ２を流れる電流は′はとんどＯである
。したがって、演算増幅器１ノの出力端の電位は反転入
力端（−）よりダイオードＤ１の電圧降下分だけ負とな
って、出力１３は反転入力端（−）と等しくなりダイオ
ードＤ２は遮断状態となる。ここで、反転入力端（−）
の電位はｎ反転入力端（＋）に印加されている電位■ｒ
ｅｆ（接地電位）と同じに仮想接地されるので、υ」ブ
フ端子１３の電位は接地レベルとなる。
。したがって、演算増幅器１ノの出力端の電位は反転入
力端（−）よりダイオードＤ１の電圧降下分だけ負とな
って、出力１３は反転入力端（−）と等しくなりダイオ
ードＤ２は遮断状態となる。ここで、反転入力端（−）
の電位はｎ反転入力端（＋）に印加されている電位■ｒ
ｅｆ（接地電位）と同じに仮想接地されるので、υ」ブ
フ端子１３の電位は接地レベルとなる。
次に、入力信号ＩＮの電圧Ｆ、？、が負になると演算増
幅器１１の出力端の電位は正となるので、ダイオードＤ
１が遮断状態、ダイオードＩ） ２が導通状態となる。
幅器１１の出力端の電位は正となるので、ダイオードＤ
１が遮断状態、ダイオードＩ） ２が導通状態となる。
この時、抵抗Ｒｌ＋ Ｒ２の抵抗値とこの抵抗を流れる
電流１１．ｌＩ２が等しければ、演算増幅器１１の反転
入力端（−）と出力端子１３との間の電圧はＥｉにほぼ
的しくなるので、出力端子１３から交流入力信号ＩＮの
半波整流出力ＯＵＴがイ４Ｉられる。
電流１１．ｌＩ２が等しければ、演算増幅器１１の反転
入力端（−）と出力端子１３との間の電圧はＥｉにほぼ
的しくなるので、出力端子１３から交流入力信号ＩＮの
半波整流出力ＯＵＴがイ４Ｉられる。
ところで、上記第１図の回路をＩｖｌＯ８製造プロセス
で形成する場合、アノード、カソード間が任意の電圧で
動作し得るＰＮ接合ダイオードを集積回路上に形成する
には、第２図に示すような構成とするのが一般的である
。すなわち、Ｎ型の半導体基板１４上にＰ形のウェル領
域１５を形成し、このウェル領域１５上にＰ形およびＮ
形の不純物拡散領域１６．１７を形成して夕゛イオード
を構成する。そして、上記のように構成した基板１４上
にンリコン酸化膜１８を形成し７ｙ＋ ターニングを行
なった後、アルミ配線１９を行なう。図において、２０
は半導体基板Ｊ４に電源電圧ＶＤＤを供給するためのコ
ンタクト用の高濃度不純物拡散領域である。
で形成する場合、アノード、カソード間が任意の電圧で
動作し得るＰＮ接合ダイオードを集積回路上に形成する
には、第２図に示すような構成とするのが一般的である
。すなわち、Ｎ型の半導体基板１４上にＰ形のウェル領
域１５を形成し、このウェル領域１５上にＰ形およびＮ
形の不純物拡散領域１６．１７を形成して夕゛イオード
を構成する。そして、上記のように構成した基板１４上
にンリコン酸化膜１８を形成し７ｙ＋ ターニングを行
なった後、アルミ配線１９を行なう。図において、２０
は半導体基板Ｊ４に電源電圧ＶＤＤを供給するためのコ
ンタクト用の高濃度不純物拡散領域である。
しかし、上記のような構成では、Ｎ形の不純物拡散領域
１７、Ｐ形のウェル領域１５およびＮ型の半導体基板１
４によってＮＰＮ形の寄生バイポーラトランソスタが構
成される。このため、Ｐ形およびＮ形の不純物拡散領域
１６．１７からなるダイオードに順方向電圧が印加され
るとＰ影領域１６からウェル領域１５を介してＮ影領域
１７に流れ込む電流が上記寄生バイポーラトランジスタ
のペース電流として供給され、このトランジスタが導通
する。従って、半導体基板１４からＮ形の不純物拡散領
域１７に向かって大電流が流れ、消費電流が増大するの
で低消費電流が要求される製品には使用できず、ダイオ
ードを外付けする必要があった。このため製造コストが
高くなり、■チップ化しても消費電流が増大しない整流
回路が望捷れている。
１７、Ｐ形のウェル領域１５およびＮ型の半導体基板１
４によってＮＰＮ形の寄生バイポーラトランソスタが構
成される。このため、Ｐ形およびＮ形の不純物拡散領域
１６．１７からなるダイオードに順方向電圧が印加され
るとＰ影領域１６からウェル領域１５を介してＮ影領域
１７に流れ込む電流が上記寄生バイポーラトランジスタ
のペース電流として供給され、このトランジスタが導通
する。従って、半導体基板１４からＮ形の不純物拡散領
域１７に向かって大電流が流れ、消費電流が増大するの
で低消費電流が要求される製品には使用できず、ダイオ
ードを外付けする必要があった。このため製造コストが
高くなり、■チップ化しても消費電流が増大しない整流
回路が望捷れている。
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、外付は部品をなくして１チツ
ノ化することにより低コスト化でき、消費電流も増大し
ない整流回路を」Ｉ供することである。
その目的とするところは、外付は部品をなくして１チツ
ノ化することにより低コスト化でき、消費電流も増大し
ない整流回路を」Ｉ供することである。
すなわち、この発明においては、入力端子と出力端子間
に第１のスイッチ素子を挿接するとともに出力端子と基
準電圧源との間に第２のスイッチ素子を挿接し、入力端
子に供給された信号のレベルをレベル検出回路で検知し
てこの入力信号レベルに応じて第２あるいは第１のスイ
ッチ素子をスイッチング制御し、レベル検出回路の出力
を反転回路で反転して第１あるいは第２のスイッチ素子
をスイッチング制御して整流出力を得るように構成した
ものである。
に第１のスイッチ素子を挿接するとともに出力端子と基
準電圧源との間に第２のスイッチ素子を挿接し、入力端
子に供給された信号のレベルをレベル検出回路で検知し
てこの入力信号レベルに応じて第２あるいは第１のスイ
ッチ素子をスイッチング制御し、レベル検出回路の出力
を反転回路で反転して第１あるいは第２のスイッチ素子
をスイッチング制御して整流出力を得るように構成した
ものである。
以下、この発明の一実施例について図面を参照して勝、
明する。＠３図はその構成を示すもので、入力端子１２
と出力端子１３との間に、第１のスイッチ素子としてＭ
ＯＳ トランジスタＱ＋を接続し、電源ＶＤＤと接地点
間に直列接続したトランジスタＱ２ 、Ｑ３から成る
基準電位発生回路１０（基準電圧源）と出力端子１３と
の間に第２のスイッチ素子として？ＡＯＳ ＋・ランジ
スタＱ４を接続する。そして、入力端子１２とトランジ
スタＱ１のケ゛−ト電極との間にインバータ回路ＮＯＴ
＋ （レベル検出回路）、イン・ぐ−タ回路Ｎ０Ｔ２
（反転回路）を直列接続するとともにインバータ回路
ＮＯＴ、の出力端とトランジスタＱ４のケ゛−ト電極と
を接続するようにして成る。
明する。＠３図はその構成を示すもので、入力端子１２
と出力端子１３との間に、第１のスイッチ素子としてＭ
ＯＳ トランジスタＱ＋を接続し、電源ＶＤＤと接地点
間に直列接続したトランジスタＱ２ 、Ｑ３から成る
基準電位発生回路１０（基準電圧源）と出力端子１３と
の間に第２のスイッチ素子として？ＡＯＳ ＋・ランジ
スタＱ４を接続する。そして、入力端子１２とトランジ
スタＱ１のケ゛−ト電極との間にインバータ回路ＮＯＴ
＋ （レベル検出回路）、イン・ぐ−タ回路Ｎ０Ｔ２
（反転回路）を直列接続するとともにインバータ回路
ＮＯＴ、の出力端とトランジスタＱ４のケ゛−ト電極と
を接続するようにして成る。
上記のような構成において動作を説明する。
入力☆１１シ子１３に交流入力信号ＩＮが供給されると
、そのレベルＥＺかインバータ回路ＮＯＴ、の回路しき
い値電圧より高い間は、インバータ回路ＮＯＴ。
、そのレベルＥＺかインバータ回路ＮＯＴ、の回路しき
い値電圧より高い間は、インバータ回路ＮＯＴ。
の出力はロー” Ｌ ”レベル、この信号が供給される
インバータ回路Ｎ０Ｔ２の出力はハイ” Ｈ”レベルと
なる。従って、トランジスタＱ１がオン状態、トランジ
スタＱ４はオフ状態と々す、交流入力信号ＩＮのレベル
Ｅｉが出力端子１３に伝達される。レベルＥｉがインバ
ータ回路ＮＯＴ 、の回路しきい値電圧より低い間ｌ」
１、イン・ぐ−夕回路ＮＯＴ。
インバータ回路Ｎ０Ｔ２の出力はハイ” Ｈ”レベルと
なる。従って、トランジスタＱ１がオン状態、トランジ
スタＱ４はオフ状態と々す、交流入力信号ＩＮのレベル
Ｅｉが出力端子１３に伝達される。レベルＥｉがインバ
ータ回路ＮＯＴ 、の回路しきい値電圧より低い間ｌ」
１、イン・ぐ−夕回路ＮＯＴ。
の出力＆；ｊ： ”Ｉ（”レベル、イン・ぐ−夕回路Ｎ
０Ｔ２の出カバ”Ｌ″レベルなる。従って、トランジス
タＱ！はオフ状態、トランジスｌ’ Ｑ ４はオン状態
となるので出力端子１３は、基準電位発生回路１０の出
力に設定される。上記基準電位発生回路１０の出力をイ
ンバータ回路ＮＯＴ 、のしきい値電圧と同じ値に設定
すれば、出力端子１３からはインバータ回路ＮＯＴ、の
回路しきい値１１イ１圧を中心とする半波整流出力信号
ＯＵＴが得られる。
０Ｔ２の出カバ”Ｌ″レベルなる。従って、トランジス
タＱ！はオフ状態、トランジスｌ’ Ｑ ４はオン状態
となるので出力端子１３は、基準電位発生回路１０の出
力に設定される。上記基準電位発生回路１０の出力をイ
ンバータ回路ＮＯＴ 、のしきい値電圧と同じ値に設定
すれば、出力端子１３からはインバータ回路ＮＯＴ、の
回路しきい値１１イ１圧を中心とする半波整流出力信号
ＯＵＴが得られる。
このような構成によれば、・ダイオードを使用しないの
で、この回路をＭＯＳ ！８！造）０ロセスで形成して
も寄生パイポーラトランジスタは形成されず、寄生バイ
ポーラトランジスタによる消費電流の増加はない。
で、この回路をＭＯＳ ！８！造）０ロセスで形成して
も寄生パイポーラトランジスタは形成されず、寄生バイ
ポーラトランジスタによる消費電流の増加はない。
第４図は、上記第３図の回路における基準電位発生回路
１０の消費電流を削減するだめの回路で、電源ＶＤＤと
トランジスタＱ２との間にインパーク回路Ｎ０Ｔ２の出
力で導通制御されるトランジスタＱ５を接続するととも
に、トランジスタＱ３と接地点との間にインバータ回路
ＮＯＴ。
１０の消費電流を削減するだめの回路で、電源ＶＤＤと
トランジスタＱ２との間にインパーク回路Ｎ０Ｔ２の出
力で導通制御されるトランジスタＱ５を接続するととも
に、トランジスタＱ３と接地点との間にインバータ回路
ＮＯＴ。
の出力で導通制御されるトランジスタＱ６を接続し／こ
ものである。このような構成によれは、トランジスタＱ
１がオフ状態でトランジスタＱ４がオン状態の時、つま
り出力信号ＯＵＴの電位が基準電位発生回路１θの出力
レベル時のみこの基準電位発生回路ｌＯに電流が供給さ
れるので、上記第３図の回路より低消費ＴＬ流化できる
。
ものである。このような構成によれは、トランジスタＱ
１がオフ状態でトランジスタＱ４がオン状態の時、つま
り出力信号ＯＵＴの電位が基準電位発生回路１θの出力
レベル時のみこの基準電位発生回路ｌＯに電流が供給さ
れるので、上記第３図の回路より低消費ＴＬ流化できる
。
第５図は、上記第４図の回路における電流遮断用のトラ
ンジスタＱ５ 、Ｑ６をパワーダウン用の制御信号で導
通制御するもので、この回路においてはレベル検出回路
としてノア回路ＮＯＲを設けている。すなわち、ノア回
路ＮＯＨの一方の入力端に交流入力信号ＩＮを供給する
とともに、他方の入力端にパワーダウン信号ＰＤを供給
し、その出力をインバータ回路Ｎ０Ｔ２に供給する。そ
して、ノクワーダウン信号ＰＤをトランジスタＱ５に供
給するとともに、ノア回路ＮＯＲの出力をトランジスタ
Ｑ６に供給して導通制御し、パワーダウン信号ＰＤの°
°）１″レベルに上記トランジスタＱ６ 、Ｑ６をオ
フ状態として基準電位発生回路１０の負通電流を遮断す
る。
ンジスタＱ５ 、Ｑ６をパワーダウン用の制御信号で導
通制御するもので、この回路においてはレベル検出回路
としてノア回路ＮＯＲを設けている。すなわち、ノア回
路ＮＯＨの一方の入力端に交流入力信号ＩＮを供給する
とともに、他方の入力端にパワーダウン信号ＰＤを供給
し、その出力をインバータ回路Ｎ０Ｔ２に供給する。そ
して、ノクワーダウン信号ＰＤをトランジスタＱ５に供
給するとともに、ノア回路ＮＯＲの出力をトランジスタ
Ｑ６に供給して導通制御し、パワーダウン信号ＰＤの°
°）１″レベルに上記トランジスタＱ６ 、Ｑ６をオ
フ状態として基準電位発生回路１０の負通電流を遮断す
る。
第６図（ａ）は、上記第３図の回路におけるインバータ
回路ＮＯＴ、に換えて、コンパレーターもしくは演算増
幅器２１をレベル検出回路として用いたもので、このコ
ンパレータ−もしくは演算増幅器２１０反転入力端（−
）を入力端子１２に接続し、非反転入力端（＋）を基準
電位発生回路１０に接続し、その出力をインバータ回路
Ｎ０Ｔ２に供給するようにしたものである。このように
第６図（ａ）のものでは、上記演舞増幅器２ノの反転入
力端（−）に入力端子１２を接続した例を示しているが
、第６図（ｂ）のように入力端子１２を非反転入力端（
＋）に接続してもよい。ただしこの場合は、反転入力端
（−）を基準電位発生回路１０に接続し、トランジスタ
Ｑ１のダートをコンパレータ２Ｉの出力に、トランジス
タＱ４のケ゛−トをＮ０Ｔ２の出力に夫々接続す−る。
回路ＮＯＴ、に換えて、コンパレーターもしくは演算増
幅器２１をレベル検出回路として用いたもので、このコ
ンパレータ−もしくは演算増幅器２１０反転入力端（−
）を入力端子１２に接続し、非反転入力端（＋）を基準
電位発生回路１０に接続し、その出力をインバータ回路
Ｎ０Ｔ２に供給するようにしたものである。このように
第６図（ａ）のものでは、上記演舞増幅器２ノの反転入
力端（−）に入力端子１２を接続した例を示しているが
、第６図（ｂ）のように入力端子１２を非反転入力端（
＋）に接続してもよい。ただしこの場合は、反転入力端
（−）を基準電位発生回路１０に接続し、トランジスタ
Ｑ１のダートをコンパレータ２Ｉの出力に、トランジス
タＱ４のケ゛−トをＮ０Ｔ２の出力に夫々接続す−る。
このような構成によれば、上記第３図の回路に比べて基
準電位発生回路１０の出力と交流入力信号のしきい値と
のオフセットを減少できる。
準電位発生回路１０の出力と交流入力信号のしきい値と
のオフセットを減少できる。
第７図は、上記第３図の回路構成に加えて出力側に演算
増幅器２２を設けたもので、演算増幅器２２の非反転入
力端（十）にトランジスタＱ＋ を介して交流入力信号
ＩＮを供給し、その出力を反転入力端（−）に帰還して
バッファ回路とし、次段の回路の駆動力を高めるように
構成したものである。
増幅器２２を設けたもので、演算増幅器２２の非反転入
力端（十）にトランジスタＱ＋ を介して交流入力信号
ＩＮを供給し、その出力を反転入力端（−）に帰還して
バッファ回路とし、次段の回路の駆動力を高めるように
構成したものである。
第８図は、上記第３図の回路の出力にケ゛インを持たせ
るだめの回路で、上記第３図の回路における出力側に演
算増幅器２３と抵抗Ｒ３＋ Ｒ４から成る反転形帰還回
路構成の増幅器を設けたものである。すなわち、演算増
幅器２３の非反転入力端（＋）に基準電位発生回路ｌＯ
の出力を供給し、反転入力端（−）にトランジスタＱ１
および抵抗Ｒ３を介して交流入力信号ＩＮを供給すると
ともに、演算増幅器２３の出力を帰還抵抗Ｒ４を介して
反転入力端（−）に供給する。このような構成によれば
、抵抗Ｒ，，Ｊの抵抗値比の設定により出力信号ＯＵＴ
Ｋ任意のケ゛インを伺加できる。
るだめの回路で、上記第３図の回路における出力側に演
算増幅器２３と抵抗Ｒ３＋ Ｒ４から成る反転形帰還回
路構成の増幅器を設けたものである。すなわち、演算増
幅器２３の非反転入力端（＋）に基準電位発生回路ｌＯ
の出力を供給し、反転入力端（−）にトランジスタＱ１
および抵抗Ｒ３を介して交流入力信号ＩＮを供給すると
ともに、演算増幅器２３の出力を帰還抵抗Ｒ４を介して
反転入力端（−）に供給する。このような構成によれば
、抵抗Ｒ，，Ｊの抵抗値比の設定により出力信号ＯＵＴ
Ｋ任意のケ゛インを伺加できる。
上述した第３図〜第８図の回路の出力信号ＯＵＴは正の
半波整流値であるが、負の半波整流値を得る場合は例え
ば第９図に示すように構成すれば良い。すなわち、第３
図の回路構成に換えてインバータ回路ＮＯＴ、の出力で
トランジスタＱ１を導通制御し、インバータ回路ＮＯＴ
２の出力でトランジスタＱ４を導通制御するようにし
だものである。
半波整流値であるが、負の半波整流値を得る場合は例え
ば第９図に示すように構成すれば良い。すなわち、第３
図の回路構成に換えてインバータ回路ＮＯＴ、の出力で
トランジスタＱ１を導通制御し、インバータ回路ＮＯＴ
２の出力でトランジスタＱ４を導通制御するようにし
だものである。
このような構成によれば、交流入力信号ＩＮのレベルＥ
ｉがインバータ回路ＮＯＴ、の回路しきい値電圧よシ高
い間は、インバータ回路ＮＯＴ、の出力は゛Ｌ″レベル
、インバータ回路Ｎ０Ｔ２の出力はＨ”レベルとなる。
ｉがインバータ回路ＮＯＴ、の回路しきい値電圧よシ高
い間は、インバータ回路ＮＯＴ、の出力は゛Ｌ″レベル
、インバータ回路Ｎ０Ｔ２の出力はＨ”レベルとなる。
従って、トランジスタＱｌはオフ状態、トランジスタＱ
４はオン状態となり、出力端には基準電位発生回路１０
の出力が供給される。咬だ、レベルＥｉがインバータ回
路ＮＯＴ、の回路しきい値電圧より低いと、この回路Ｎ
ＯＴ 、の出力は°’ＩＴ”レベル、インパーク回路Ｎ
０Ｔ２の出力は”Ｌ”レベルとなるので、トランジスタ
Ｑ１はオン状態、Ｑ２はオフ状態となり、交流入力信号
ＩＮのレベルＥ？ｌが出力端子１３に伝達される。従っ
て、負の半波整流出力ＯＵＴが得られる。
４はオン状態となり、出力端には基準電位発生回路１０
の出力が供給される。咬だ、レベルＥｉがインバータ回
路ＮＯＴ、の回路しきい値電圧より低いと、この回路Ｎ
ＯＴ 、の出力は°’ＩＴ”レベル、インパーク回路Ｎ
０Ｔ２の出力は”Ｌ”レベルとなるので、トランジスタ
Ｑ１はオン状態、Ｑ２はオフ状態となり、交流入力信号
ＩＮのレベルＥ？ｌが出力端子１３に伝達される。従っ
て、負の半波整流出力ＯＵＴが得られる。
々お、第４図〜第８図の回路についても同様にして負の
半波整流出力が得られるのはもちろんである。
半波整流出力が得られるのはもちろんである。
第１０図は、この発明による整流回路を全波整流回路に
適応したもので、入力端子１２と出力端子１３との間に
第１のスイッチ素子としてＭＯＳ ）ランノスタＱ１を
接続し、入力端子１２とトランジスタＱ＋ のケ゛−ト
電極との間にインバータ回路Ｎ０Ｔ１（レベル検出回路
）、イン・り一部回路Ｎ０Ｔ２（キ姻≠反転回路）を縦
続接続するさらに、演算増幅器２４を設け、その反転入
力端（−）を抵抗Ｒ５を介して入力端子１２ＫＰＡ続す
るとともに、非反転入力端（」−）を電源ＶＤＩ）と接
地点間に直列接続されたトランジスタＱ２１Ｑ３から成
る基準電位発生回路１ｏに接続する。
適応したもので、入力端子１２と出力端子１３との間に
第１のスイッチ素子としてＭＯＳ ）ランノスタＱ１を
接続し、入力端子１２とトランジスタＱ＋ のケ゛−ト
電極との間にインバータ回路Ｎ０Ｔ１（レベル検出回路
）、イン・り一部回路Ｎ０Ｔ２（キ姻≠反転回路）を縦
続接続するさらに、演算増幅器２４を設け、その反転入
力端（−）を抵抗Ｒ５を介して入力端子１２ＫＰＡ続す
るとともに、非反転入力端（」−）を電源ＶＤＩ）と接
地点間に直列接続されたトランジスタＱ２１Ｑ３から成
る基準電位発生回路１ｏに接続する。
そして、上記演算増幅器２４の出力端の電位を帰還抵抗
Ｒ６を介して反転入力端に供給するとともに、この出力
端と出力端子１３との間に第２のスイッチ素子としてＭ
ＯＳ ）ランジスタＱ４を接続し、インバータ回路ＮＯ
Ｔ 、の出力で導通制御するようにして成る。
Ｒ６を介して反転入力端に供給するとともに、この出力
端と出力端子１３との間に第２のスイッチ素子としてＭ
ＯＳ ）ランジスタＱ４を接続し、インバータ回路ＮＯ
Ｔ 、の出力で導通制御するようにして成る。
上記のような構成において動作を説明する。
交流入力信号ＩＮのレベルＥｊがインバータ回路ＮＯＴ
、の回路しきい値電圧よシ高い間は、インバータ回路Ｎ
Ｏ’ｒ １の出力は′Ｌ”レベル、ＮＯＴ２の出力は°
゛Ｈ″Ｈ″レベル、トランジスタＱ１のオン状態、Ｑ４
はオフ状態となる。従って、入力信号ＩＮは出力端子１
３に伝達される。次に、レベルＥフ、がインバータ回路
ＮＯＴ、の回路しきい（ｅ電圧よシ低くなると、トラン
ジスタＱｌはオフ状態、Ｑ４はオン状態となる。この時
、演算増幅器２４は抵抗Ｒ５＊ Ｒ６によシ反転増幅器
を構成しており、Ｒ５＋Ｒ６の抵抗値を等しく設定すれ
ば基準電位を中）Ｌ・とじて反転きれた信号が演算増幅
器２４から１１力芒れ、トランジスタＱ４を介して出力
端子１３に伝達される。従って、出力信号ＯＵＴは交流
入力信号ＩＮの全波整流値となる。
、の回路しきい値電圧よシ高い間は、インバータ回路Ｎ
Ｏ’ｒ １の出力は′Ｌ”レベル、ＮＯＴ２の出力は°
゛Ｈ″Ｈ″レベル、トランジスタＱ１のオン状態、Ｑ４
はオフ状態となる。従って、入力信号ＩＮは出力端子１
３に伝達される。次に、レベルＥフ、がインバータ回路
ＮＯＴ、の回路しきい（ｅ電圧よシ低くなると、トラン
ジスタＱｌはオフ状態、Ｑ４はオン状態となる。この時
、演算増幅器２４は抵抗Ｒ５＊ Ｒ６によシ反転増幅器
を構成しており、Ｒ５＋Ｒ６の抵抗値を等しく設定すれ
ば基準電位を中）Ｌ・とじて反転きれた信号が演算増幅
器２４から１１力芒れ、トランジスタＱ４を介して出力
端子１３に伝達される。従って、出力信号ＯＵＴは交流
入力信号ＩＮの全波整流値となる。
第１１図は、上記第１０図の回路の出力にゲインを伺加
する場合の回路で、この回路については前記第８図の回
路と同様であるので具体的な説明は省略する。
する場合の回路で、この回路については前記第８図の回
路と同様であるので具体的な説明は省略する。
なお、この発明は上述した各実施例に限定されるもので
はなく、神々変形して実施が可能であり、例えば前記第
１０図の回路におけるインバータ回路ＮＯＴ、の出力で
トランジスタＱ＋ を導通制御し、インバータ回路Ｎ０
Ｔ２の出力でトランジスタＱ４を導通制御すれば、出力
信号ＯＵＴは負の全波整流値となる。寸だ、レベル検出
回路として第６図の回路と同様にコンパレーターもしく
は演算増幅器を用いても良く、第７図の回路と同様に出
力側に演算増幅器を設けて次段の回路の駆動力を高めて
も良い。
はなく、神々変形して実施が可能であり、例えば前記第
１０図の回路におけるインバータ回路ＮＯＴ、の出力で
トランジスタＱ＋ を導通制御し、インバータ回路Ｎ０
Ｔ２の出力でトランジスタＱ４を導通制御すれば、出力
信号ＯＵＴは負の全波整流値となる。寸だ、レベル検出
回路として第６図の回路と同様にコンパレーターもしく
は演算増幅器を用いても良く、第７図の回路と同様に出
力側に演算増幅器を設けて次段の回路の駆動力を高めて
も良い。
以上説明したようにこの発明によれば、外付は部品をな
くして１ ｆ、グ化することに上り低コスト化でき、消
費電流も増大しないすぐれた整流回路が得られる。
くして１ ｆ、グ化することに上り低コスト化でき、消
費電流も増大しないすぐれた整流回路が得られる。
第１図は従来の整流回路を示す回路図、第２図は上記第
１図の回路をＭＯ３製造ノロセスで形成した場合のダイ
オードの断ｉｏ目；へ成因、第３図はこの発明の一実施
例に係る整流回路を示す図、第４図〜第１１図はそれぞ
れこの発明の他の実施例を示す回路図である。 １２・・・入力端子、１３・・出力端子、Ｑｌ ・・Ｍ
ＯＳ ）ランジスタ（第１のスイッチ素子）、Ｑ２・・
・ＭＯＳ ）ランノスタ（第２のスイッチ素子）、ＮＯ
Ｔ＋ 、 Ｎ０Ｔ２ ”インバータ回路（ＮＯＴ、：Ｌ
／ベベル出回路）、１ｏ・基準電位発生回路（基準電圧
源）、ＩＮ・・・交流入力信号、ＯＵＴ・・出力信号。
１図の回路をＭＯ３製造ノロセスで形成した場合のダイ
オードの断ｉｏ目；へ成因、第３図はこの発明の一実施
例に係る整流回路を示す図、第４図〜第１１図はそれぞ
れこの発明の他の実施例を示す回路図である。 １２・・・入力端子、１３・・出力端子、Ｑｌ ・・Ｍ
ＯＳ ）ランジスタ（第１のスイッチ素子）、Ｑ２・・
・ＭＯＳ ）ランノスタ（第２のスイッチ素子）、ＮＯ
Ｔ＋ 、 Ｎ０Ｔ２ ”インバータ回路（ＮＯＴ、：Ｌ
／ベベル出回路）、１ｏ・基準電位発生回路（基準電圧
源）、ＩＮ・・・交流入力信号、ＯＵＴ・・出力信号。
Claims (1)
- 【特許請求の範囲】 （］）入力端子と出力端子間に挿接される第１のスイッ
チ素子と、出力端子と基準電圧源との間に挿接される第
２のスイッチ素子と、入力信号のレベルを検出しそのレ
ベルに応じて上記第２あるいは第１のスイッチ素子をス
イッチング制御するレベル検出回路と、上記レベル検出
回路の出力を反転して上記第１あるいは第２のスイッチ
素子をスイッチング制御する反転回路とを具備し、入力
端子に供給された交流信号を半波整流して出力端子から
得るように構成したことを特電とする整流回路。 （２）上記第１．第２のスイッチ素子はそれぞれＭＯＳ
）ランジスタからなることを特徴とする特許請求の範
囲第１項記載の整流回路。 （３）上記レベル検出回路は、インバータ回路から成る
ことを特徴とする特許請求の範囲第１ノＡ記載の整流回
路。 （４） 上記レベル検出回路ハ、コンパレーターもし
くは演＞ｒ増幅器から成ることを特徴とする特許請求の
範囲第１項記載の整流回路。 （５）入力端子と出力端子間に挿接される第１のスイッ
チ素子と、反転入力端が抵抗を介して入力端子に接続さ
れ非反転入力端が基準電圧源に接続される演算増幅器と
、上記演算増幅器の出力を反転入力端に帰還するｄ’ｉ
ｉ）還抵抗と、上記演鐘増幅器の出力１／：：＋！と出
力端子との間に接続される第２のクイ１．チ素子と、入
力信号のレベルを検出しそのレベルに応じて上記第２あ
るいンユ第１のスイッチ素子をスイッチング制御するレ
ベル検出回路と、上記レベル検出回路の出力を反転して
上記第１あるいは絹２のスイッチ素子をスイッチング制
御する反転回路とを具備し、入力端子に供給された交流
信号を全波整流して出力端子から得るように構成したこ
とを特命とする整流回路。 （６）上記第１．第２のスイッチ素子はそれぞれＭＯＳ
＋−ラン・ゾスタから成ることを特徴とする特許請求
の範囲第５項記載の整流回路。 （７）上記レベル検出回路は、イン・ぐ−夕回路から成
ることを特徴とする特ＦＦ ＨＦ２求の範囲第５項記載
の整流回路。 （８） ｆ： ｋレイルｍ出回路ｉｉ２、コン・ξレ
ー、ターもしくは演獅増幅器から成ることを特徴とする
特許請求の範囲第５項記載の整流回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57165364A JPS5956870A (ja) | 1982-09-22 | 1982-09-22 | 整流回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57165364A JPS5956870A (ja) | 1982-09-22 | 1982-09-22 | 整流回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5956870A true JPS5956870A (ja) | 1984-04-02 |
Family
ID=15810960
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57165364A Pending JPS5956870A (ja) | 1982-09-22 | 1982-09-22 | 整流回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5956870A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0175853A2 (en) * | 1984-08-28 | 1986-04-02 | Kabushiki Kaisha Toshiba | Rectifier circuit |
| US4737902A (en) * | 1986-02-24 | 1988-04-12 | Mitsubishi Denki Kabushiki Kaisha | Inner potential generating circuit |
| US5173849A (en) * | 1987-09-19 | 1992-12-22 | Magellan Corporation (Australia) Pty. Ltd. | Integratable synchronous rectifier |
-
1982
- 1982-09-22 JP JP57165364A patent/JPS5956870A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0175853A2 (en) * | 1984-08-28 | 1986-04-02 | Kabushiki Kaisha Toshiba | Rectifier circuit |
| US4737902A (en) * | 1986-02-24 | 1988-04-12 | Mitsubishi Denki Kabushiki Kaisha | Inner potential generating circuit |
| US5173849A (en) * | 1987-09-19 | 1992-12-22 | Magellan Corporation (Australia) Pty. Ltd. | Integratable synchronous rectifier |
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