JPH0542852B2 - - Google Patents
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- JPH0542852B2 JPH0542852B2 JP59112937A JP11293784A JPH0542852B2 JP H0542852 B2 JPH0542852 B2 JP H0542852B2 JP 59112937 A JP59112937 A JP 59112937A JP 11293784 A JP11293784 A JP 11293784A JP H0542852 B2 JPH0542852 B2 JP H0542852B2
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- circuit
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
- H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
Landscapes
- Logic Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、ＰチヤンネルMOSFET（絶縁ゲ
ート型電界効果トランジスタ）とＮチヤンネル
MOSFETとの組み合わせにより構成された
CMOS（相補型MOS）集積回路に関するもので、
例えば、正，負の二電源電圧により動作するもの
に利用して有効な技術に関するものである。
ート型電界効果トランジスタ）とＮチヤンネル
MOSFETとの組み合わせにより構成された
CMOS（相補型MOS）集積回路に関するもので、
例えば、正，負の二電源電圧により動作するもの
に利用して有効な技術に関するものである。
ＮチヤンネルMOSFETとＰチヤンネル
MOSFETとの組み合わせにより構成された
CMOS回路が公知である。このようなCMOS回
路において、正，負の二電源電圧の供給によつて
動作させられるものにおいては、その電源投入順
序によりラツチアツプが生じる虞れがある。この
理由は、第１図に示したCMOS回路の概略断面
図に示すように、サイリスタ形態に構成される寄
生PNPトランジスタＱ１と寄生NPNトランジス
タＱ２が形成される。すなわち、上記寄生PNP
トランジスタＱ１は、半導体基板Ｎ−SUBの表
面に形成され、正の電源電圧端子Vcc（＋）に接
続されたＰチヤンネルMOSFETのソース領域を
構成するP+領域がエミツタとされ、上記半導体
基板Ｎ−SUBがベースとされ、Ｎチヤンネル
MOSFETを形成するためのウエル領域Ｐ−
WELLがコレクタとされるものである。一方、
寄生NPNトランジスタＱ２は、上記Ｐ型のウエ
ル領域Ｐ−WELLの表面に形成され、回路の接
地電位点GNDに接続されＮチヤンネルMOSFET
のソース領域を構成するN+領域がエミツタとさ
れ、上記ウエル領域Ｐ−WELLがベースとされ、
上記半導体基板Ｐ−SUBがコレクタされるもの
である。
MOSFETとの組み合わせにより構成された
CMOS回路が公知である。このようなCMOS回
路において、正，負の二電源電圧の供給によつて
動作させられるものにおいては、その電源投入順
序によりラツチアツプが生じる虞れがある。この
理由は、第１図に示したCMOS回路の概略断面
図に示すように、サイリスタ形態に構成される寄
生PNPトランジスタＱ１と寄生NPNトランジス
タＱ２が形成される。すなわち、上記寄生PNP
トランジスタＱ１は、半導体基板Ｎ−SUBの表
面に形成され、正の電源電圧端子Vcc（＋）に接
続されたＰチヤンネルMOSFETのソース領域を
構成するP+領域がエミツタとされ、上記半導体
基板Ｎ−SUBがベースとされ、Ｎチヤンネル
MOSFETを形成するためのウエル領域Ｐ−
WELLがコレクタとされるものである。一方、
寄生NPNトランジスタＱ２は、上記Ｐ型のウエ
ル領域Ｐ−WELLの表面に形成され、回路の接
地電位点GNDに接続されＮチヤンネルMOSFET
のソース領域を構成するN+領域がエミツタとさ
れ、上記ウエル領域Ｐ−WELLがベースとされ、
上記半導体基板Ｐ−SUBがコレクタされるもの
である。
また、上記半導体基板Ｎ−SUBにバイアス電
圧Vccを供給するためのオーミツクコンタクト領
域を構成するN+領域と上記寄生PNPトランジス
タＱ１のベースとの間には、半導体基板Ｎ−
SUBにおける等価抵抗Rsが形成される。上記ウ
エル領域Ｐ−WELLにバイアス電圧Vssを供給す
るためのオーミツクコンタクト領域を構成する
P+領域と上記寄生NPNトランジスタＱ２のベー
スとの間には、ウエル領域Ｐ−WELLにおける
等価抵抗Rwが形成される。
圧Vccを供給するためのオーミツクコンタクト領
域を構成するN+領域と上記寄生PNPトランジス
タＱ１のベースとの間には、半導体基板Ｎ−
SUBにおける等価抵抗Rsが形成される。上記ウ
エル領域Ｐ−WELLにバイアス電圧Vssを供給す
るためのオーミツクコンタクト領域を構成する
P+領域と上記寄生NPNトランジスタＱ２のベー
スとの間には、ウエル領域Ｐ−WELLにおける
等価抵抗Rwが形成される。
したがつて、上記CMOS集積回路への電源投
入時において、先に正の電源電圧Vccが投入され
ると、ウエル領域Ｐ−WELLがフローテイング
状態になり、内部回路によりこのウエル領域Ｐ−
WELLは回路の接地電位GNDより高い正の電位
に持ち上げられてしまう。これにより、寄生
NPNトランジスタＱ２は、そのベース，エミツ
タ間が順バイアスされたオン状態になつてしま
う。このトランジスタＱ２がオン状態にされる
と、寄生PNPトランジスタＱ１のベース電流を
形成するので、このPNPトランジスタＱ１もオ
ン状態にされてラツチアツプが生じるものとな
る。
入時において、先に正の電源電圧Vccが投入され
ると、ウエル領域Ｐ−WELLがフローテイング
状態になり、内部回路によりこのウエル領域Ｐ−
WELLは回路の接地電位GNDより高い正の電位
に持ち上げられてしまう。これにより、寄生
NPNトランジスタＱ２は、そのベース，エミツ
タ間が順バイアスされたオン状態になつてしま
う。このトランジスタＱ２がオン状態にされる
と、寄生PNPトランジスタＱ１のベース電流を
形成するので、このPNPトランジスタＱ１もオ
ン状態にされてラツチアツプが生じるものとな
る。
そこで、このようなラツチアツプ防止のため
に、上記負の電源電圧端子Vssと回路の接地電位
点との間に、図示のような外付けダイオードＤを
設けることが考えられるが、その順方向電圧は上
記寄生NPNトランジスタＱ２のベース、エミツ
タ間電圧より小さくする必要があるが、両者は
ほゞ同じ電圧になるので、プロセスの変動により
十分な保護動作が期待できないばかりでなく、外
付け部品点数が増大するという問題がある（ラツ
チアツプ防止技術については、例えば1982年６月
21日付の雑誌『日経エレクトロニクス』第225頁
〜227頁参照）。
に、上記負の電源電圧端子Vssと回路の接地電位
点との間に、図示のような外付けダイオードＤを
設けることが考えられるが、その順方向電圧は上
記寄生NPNトランジスタＱ２のベース、エミツ
タ間電圧より小さくする必要があるが、両者は
ほゞ同じ電圧になるので、プロセスの変動により
十分な保護動作が期待できないばかりでなく、外
付け部品点数が増大するという問題がある（ラツ
チアツプ防止技術については、例えば1982年６月
21日付の雑誌『日経エレクトロニクス』第225頁
〜227頁参照）。
この発明の目的は、簡単な回路構成のラツチア
ツプ防止回路を内蔵したCMOS集積回路装置を
提供することにある。
ツプ防止回路を内蔵したCMOS集積回路装置を
提供することにある。
この発明の前記ならびにその他の目的と新規な
特徴は、この明細書の記述および添付図面から明
らかになるであろう。
特徴は、この明細書の記述および添付図面から明
らかになるであろう。
本願において開示される発明のうち代表的なも
のの概要を簡単に説明すれば、下記の通りであ
る。すなわち、正の電源電圧と負の電源電圧端子
間に分圧回路を設けて、この分圧回路により負側
の電源電圧の投入の有無に従つた分圧電圧を電圧
比較回路により検出して、回路の接地電位点と負
の電源電圧端子との間に設けたスイツチ
MOSFETを制御するものである。
のの概要を簡単に説明すれば、下記の通りであ
る。すなわち、正の電源電圧と負の電源電圧端子
間に分圧回路を設けて、この分圧回路により負側
の電源電圧の投入の有無に従つた分圧電圧を電圧
比較回路により検出して、回路の接地電位点と負
の電源電圧端子との間に設けたスイツチ
MOSFETを制御するものである。
第２図には、この発明に係るラツチアツプ防止
回路の一実施例の回路図が示されている。同図の
各回路素子は図示しない他の回路機能を実現する
各回路素子とともに、公知のCMOS（相補型
MOS）集積回路の製造技術によつて、１個の単
結晶シリコンのような半導体基板上において形成
される。
回路の一実施例の回路図が示されている。同図の
各回路素子は図示しない他の回路機能を実現する
各回路素子とともに、公知のCMOS（相補型
MOS）集積回路の製造技術によつて、１個の単
結晶シリコンのような半導体基板上において形成
される。
特に制限されないが、集積回路は、単結晶Ｎ型
シリコンからなる半導体基板に形成される。Ｐチ
ヤンネルMOSFETQ５等は、かかる半導体基板
表面に形成されたソース領域、ドレイン領域及び
ソース領域とドレイン領域との間の半導体基板表
面に薄い厚さのゲート絶縁膜を介して形成された
ポリシリコンからなるようなゲート電極から構成
される。ＮチヤンネルMOSFETQ３等は、上記
半導体基板表面に形成されたＰ型ウエル領域に形
成される。これによつて、半導体基板は、その上
に形成された複数のＰチヤンネルMOSFETの共
通の基板ゲートを構成する。Ｐ型ウエル領域は、
その上に形成されたＮチヤンネルMOSFETの基
体ゲートを構成する。ＮチヤンネルMOSFETの
基板ゲートすなわちＰ型ウエル領域は、第１図と
同様に負の電源電圧Vssに結合される。また、Ｐ
チヤンネルMOSFETの基体ゲートすなわち半導
体基板は、第１図と同様に正の電源電圧Vccに結
合される。
シリコンからなる半導体基板に形成される。Ｐチ
ヤンネルMOSFETQ５等は、かかる半導体基板
表面に形成されたソース領域、ドレイン領域及び
ソース領域とドレイン領域との間の半導体基板表
面に薄い厚さのゲート絶縁膜を介して形成された
ポリシリコンからなるようなゲート電極から構成
される。ＮチヤンネルMOSFETQ３等は、上記
半導体基板表面に形成されたＰ型ウエル領域に形
成される。これによつて、半導体基板は、その上
に形成された複数のＰチヤンネルMOSFETの共
通の基板ゲートを構成する。Ｐ型ウエル領域は、
その上に形成されたＮチヤンネルMOSFETの基
体ゲートを構成する。ＮチヤンネルMOSFETの
基板ゲートすなわちＰ型ウエル領域は、第１図と
同様に負の電源電圧Vssに結合される。また、Ｐ
チヤンネルMOSFETの基体ゲートすなわち半導
体基板は、第１図と同様に正の電源電圧Vccに結
合される。
正の電源電圧Vccと負の電源電圧Vssとの間に
は、抵抗Ｒとダイオード形態のＮチヤンネル
MOSFETQ３，Ｑ４が直列形態に接続されるこ
とによつて構成された分圧回路が設けられる。上
記抵抗ＲとMOSFETQ３の接続点から得られた
分圧電圧VAは、特に制限されないが、電圧比較
回路として動作するCMOSインバータ回路の入
力端子に供給される。すなわち、このCMOSイ
ンバータ回路は、正の電源電圧Vccと回路の接地
電位点GNDとの間に直列形態に接続されたＰチ
ヤンネルMOSFETQ５とＮチヤンネル
MOSFETQ６とにより構成され、その共通接続
されたゲートに上記分圧電圧VAが供給される。
上記CMOSインバータ回路は、そのロジツクス
レツシヨルド電圧を基準電圧として上記分圧電圧
VAのハイレベル／ロウレベル、言い換えるなら
ば、正の電源電圧Vccのみが投入された状態か、
負の電源電圧Vssが投入されている状態かを識別
するものである。
は、抵抗Ｒとダイオード形態のＮチヤンネル
MOSFETQ３，Ｑ４が直列形態に接続されるこ
とによつて構成された分圧回路が設けられる。上
記抵抗ＲとMOSFETQ３の接続点から得られた
分圧電圧VAは、特に制限されないが、電圧比較
回路として動作するCMOSインバータ回路の入
力端子に供給される。すなわち、このCMOSイ
ンバータ回路は、正の電源電圧Vccと回路の接地
電位点GNDとの間に直列形態に接続されたＰチ
ヤンネルMOSFETQ５とＮチヤンネル
MOSFETQ６とにより構成され、その共通接続
されたゲートに上記分圧電圧VAが供給される。
上記CMOSインバータ回路は、そのロジツクス
レツシヨルド電圧を基準電圧として上記分圧電圧
VAのハイレベル／ロウレベル、言い換えるなら
ば、正の電源電圧Vccのみが投入された状態か、
負の電源電圧Vssが投入されている状態かを識別
するものである。
上記CMOSインバータ回路の出力信号は、次
のレベルシフト回路の入力端子に供給される。こ
のレベルシフト回路は、正の電源電圧Vccをハイ
レベルとし、回路の接地電位GNDをロウレベル
とするCMOSインバータ回路の出力信号をほゞ
正の電源電圧Vccと負の電源電圧Vssの振幅の信
号に変換するものである。このレベルシフト回路
は、特に制限されないが、上記両電源電圧端子
Vcc，Vss間に直列形態に接続されたＰチヤンネ
ルMOSFETQ７とＮチヤンネルMOSFETQ８と
により構成される。このＰチヤンネル
MOSFETQ７のゲートには上記CMOSインバー
タ回路の出力信号が供給される。また、Ｎチヤン
ネルMOSFETQ８のゲートには、上記ダイオー
ド形態のMOSFETQ３，Ｑ４の接続点の電圧が
供給される。なお、ＮチヤンネルMOSFETQ８
のコンダクタンス特性は、Ｐチヤンネル
MOSFETQ７に比べて十分小さな値に設定され
るものである。
のレベルシフト回路の入力端子に供給される。こ
のレベルシフト回路は、正の電源電圧Vccをハイ
レベルとし、回路の接地電位GNDをロウレベル
とするCMOSインバータ回路の出力信号をほゞ
正の電源電圧Vccと負の電源電圧Vssの振幅の信
号に変換するものである。このレベルシフト回路
は、特に制限されないが、上記両電源電圧端子
Vcc，Vss間に直列形態に接続されたＰチヤンネ
ルMOSFETQ７とＮチヤンネルMOSFETQ８と
により構成される。このＰチヤンネル
MOSFETQ７のゲートには上記CMOSインバー
タ回路の出力信号が供給される。また、Ｎチヤン
ネルMOSFETQ８のゲートには、上記ダイオー
ド形態のMOSFETQ３，Ｑ４の接続点の電圧が
供給される。なお、ＮチヤンネルMOSFETQ８
のコンダクタンス特性は、Ｐチヤンネル
MOSFETQ７に比べて十分小さな値に設定され
るものである。
このレベルシフト回路の出力端子である
MOSFETQ７，Ｑ８の接続点の電圧VBは、負の
電源電圧Vssと回路の接地電位点との間に設けら
れたＮチヤンネルMOSFETQ９のゲートに供給
される。このMOSFETQ９は、そのコンダクタ
ンス特性が比較的大きく設定されることによつ
て、そのオン状態のときに比較的低インピーダン
スのもとで回路の接地電位点と負の電源電圧端子
Vssとの間を接続させるものである。
MOSFETQ７，Ｑ８の接続点の電圧VBは、負の
電源電圧Vssと回路の接地電位点との間に設けら
れたＮチヤンネルMOSFETQ９のゲートに供給
される。このMOSFETQ９は、そのコンダクタ
ンス特性が比較的大きく設定されることによつ
て、そのオン状態のときに比較的低インピーダン
スのもとで回路の接地電位点と負の電源電圧端子
Vssとの間を接続させるものである。
この実施例回路の動作を第３図に示した波形図
に従つて次に説明する。
に従つて次に説明する。
正の電源電圧Vccが先に投入され、負の電源電
圧Vssが投入されない状態では、分圧回路によつ
て形成された分圧電圧VAは、同図に点線で示し
ように、正の電源電圧Vccに従つた正の電圧とな
る。これにより、電圧比較回路としてのCMOS
インバータ回路は、そのＮチヤンネル
MOSFETQ６がオン状態に、Ｐチヤンネル
MOSFETQ５がオフ状態になるので、その出力
信号を回路の接地電位GNDのようなロウレベル
にする。したがつて、レベルシフト回路を構成す
るＰチヤンネルMOSFETQ７がオン状態になる。
これによつて、そのレベルシフト出力信号VB
は、正の電源電圧Vccのようなハイレベルにされ
るので、ＮチヤンネルMOSFETQ９がオン状態
にされる。このため、その電源未投入によつてフ
ローテイング状態とされた負の電源電圧端子Vss
には、上記MOSFETQ９を介して回路の接地電
位が供給される。これにより、Ｎチヤンネル
MOSFETが形成されるＰ型のウエル領域Ｐ−
WELLの電位は、回路の接地電位GNDとほゞ同
電位に固定されるので、第１図に示したような寄
生NPNトランジスタＱ２がオン状態にされるこ
とはない。したがつて、上記寄生PNPトランジ
スタＱ１と寄生NPNトランジスタＱ２とが共に
オン状態になることによつて発生するラツチアツ
プの防止を行うことができる。
圧Vssが投入されない状態では、分圧回路によつ
て形成された分圧電圧VAは、同図に点線で示し
ように、正の電源電圧Vccに従つた正の電圧とな
る。これにより、電圧比較回路としてのCMOS
インバータ回路は、そのＮチヤンネル
MOSFETQ６がオン状態に、Ｐチヤンネル
MOSFETQ５がオフ状態になるので、その出力
信号を回路の接地電位GNDのようなロウレベル
にする。したがつて、レベルシフト回路を構成す
るＰチヤンネルMOSFETQ７がオン状態になる。
これによつて、そのレベルシフト出力信号VB
は、正の電源電圧Vccのようなハイレベルにされ
るので、ＮチヤンネルMOSFETQ９がオン状態
にされる。このため、その電源未投入によつてフ
ローテイング状態とされた負の電源電圧端子Vss
には、上記MOSFETQ９を介して回路の接地電
位が供給される。これにより、Ｎチヤンネル
MOSFETが形成されるＰ型のウエル領域Ｐ−
WELLの電位は、回路の接地電位GNDとほゞ同
電位に固定されるので、第１図に示したような寄
生NPNトランジスタＱ２がオン状態にされるこ
とはない。したがつて、上記寄生PNPトランジ
スタＱ１と寄生NPNトランジスタＱ２とが共に
オン状態になることによつて発生するラツチアツ
プの防止を行うことができる。
次に、遅れて負の電源電圧Vssが供給される
と、上記分圧電圧VAが負の電源電圧Vssに向か
つて低下する。この電圧VAがCMOSインバータ
回路のロジツクスレツシヨルド電圧以下に達する
と、ＮチヤンネルMOSFETQ６はオフ状態に、
ＰチヤンネルMOSFETQ５はオン状態にされ、
その出力信号を正の電源電圧Vccのようなハイレ
ベルにする。これにより、レベルシフト回路を構
成するＰチヤンネルMOSFETQ７はオフ状態に
されるので、レベルシフト出力VBは急激に負の
電源電圧Vssに従つたレベルに低下する。すなわ
ち、上記レベルシフト出力VBは、ダイオード形
態のMOSFETQ４にり形成されたバイアス電圧
によつてＮチヤンネルMOSFETQ８が常時オン
状態にされているので、負の電源電圧Vssの立ち
下がりに従つた電圧にされる。これにより、Ｎチ
ヤンネルMOSFETQ９はオフ状態にされ、負の
電源電圧Vssから回路の接地電位GNDに向かつ
て流れる電流を遮断させる。
と、上記分圧電圧VAが負の電源電圧Vssに向か
つて低下する。この電圧VAがCMOSインバータ
回路のロジツクスレツシヨルド電圧以下に達する
と、ＮチヤンネルMOSFETQ６はオフ状態に、
ＰチヤンネルMOSFETQ５はオン状態にされ、
その出力信号を正の電源電圧Vccのようなハイレ
ベルにする。これにより、レベルシフト回路を構
成するＰチヤンネルMOSFETQ７はオフ状態に
されるので、レベルシフト出力VBは急激に負の
電源電圧Vssに従つたレベルに低下する。すなわ
ち、上記レベルシフト出力VBは、ダイオード形
態のMOSFETQ４にり形成されたバイアス電圧
によつてＮチヤンネルMOSFETQ８が常時オン
状態にされているので、負の電源電圧Vssの立ち
下がりに従つた電圧にされる。これにより、Ｎチ
ヤンネルMOSFETQ９はオフ状態にされ、負の
電源電圧Vssから回路の接地電位GNDに向かつ
て流れる電流を遮断させる。
この実施例回路においては、正，負の両電源電
圧Vcc，Vssが供給された状態では、上述のよう
に、CMOSインバータ回路のＮチヤンネル
MOSFETQ６とレベルシフト回路のＰチヤンネ
ルMOSFETQ７がオフ状態にされるているので、
これらを通して直流電流が流れることはない。ま
た、分圧回路は、その抵抗Ｒの抵抗値が大きな抵
抗値に設定されることによつて、微少電流しか消
費しないようにされている。
圧Vcc，Vssが供給された状態では、上述のよう
に、CMOSインバータ回路のＮチヤンネル
MOSFETQ６とレベルシフト回路のＰチヤンネ
ルMOSFETQ７がオフ状態にされるているので、
これらを通して直流電流が流れることはない。ま
た、分圧回路は、その抵抗Ｒの抵抗値が大きな抵
抗値に設定されることによつて、微少電流しか消
費しないようにされている。
(1) 正，負の二電源電圧で動作するCMOS集積
回路装置において、ラツチアツプの原因である
負の電源電圧端子がフローテイング状態を分圧
回路と電圧比較回路とによつて検出して、回路
の接地電位点と負の電源電圧端子をスイツチ
MOSFETによつて短絡させるものである。こ
れにより、ウエル領域はほゞ回路の接地電位に
固定されるので、上記ラツチアツプの発生を防
止することができるという効果が得られる。
回路装置において、ラツチアツプの原因である
負の電源電圧端子がフローテイング状態を分圧
回路と電圧比較回路とによつて検出して、回路
の接地電位点と負の電源電圧端子をスイツチ
MOSFETによつて短絡させるものである。こ
れにより、ウエル領域はほゞ回路の接地電位に
固定されるので、上記ラツチアツプの発生を防
止することができるという効果が得られる。
(2) 上記(1)のラツチアツプ防止回路はCMOS集
積回路装置に内蔵されるものであるので、ラツ
チアツプ防止のための外付け部品点数の削減を
図ることができるという効果が得られる。
積回路装置に内蔵されるものであるので、ラツ
チアツプ防止のための外付け部品点数の削減を
図ることができるという効果が得られる。
(3) 負の電源電圧のフローテイング状態を検出す
る電圧比較回路及びレベルシフト回路として
CMOS回路を利用することにより、両電源電
圧が供給された定常状態での低消費電力化を実
現できるという効果が得られる。
る電圧比較回路及びレベルシフト回路として
CMOS回路を利用することにより、両電源電
圧が供給された定常状態での低消費電力化を実
現できるという効果が得られる。
(4) ラツチアツプ防止回路は、通常のＮチヤンネ
ルMOSFETとＰチヤンネルMOSFETとによ
り構成されるものであるので、通常のCMOS
集積回路の製造プロセスをそのまま利用できる
という効果が得られる。
ルMOSFETとＰチヤンネルMOSFETとによ
り構成されるものであるので、通常のCMOS
集積回路の製造プロセスをそのまま利用できる
という効果が得られる。
以上本発明者によつてなされた発明を実施例に
基づき具体的に説明したが、この発明は上記実施
例に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでも
ない。例えば、上記分圧回路を構成する抵抗Ｒ
は、MOSFETに置き換えるもの、また逆にダイ
オード形態のMOSFETQ３，Ｑ４は抵抗素子に
置き換えるものであつてもよい。また、電圧比較
回路は、MOSFETのしきい値電圧を利用するも
の、あるいは差動回路等種々の実施形態を採るこ
とができるものである。
基づき具体的に説明したが、この発明は上記実施
例に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでも
ない。例えば、上記分圧回路を構成する抵抗Ｒ
は、MOSFETに置き換えるもの、また逆にダイ
オード形態のMOSFETQ３，Ｑ４は抵抗素子に
置き換えるものであつてもよい。また、電圧比較
回路は、MOSFETのしきい値電圧を利用するも
の、あるいは差動回路等種々の実施形態を採るこ
とができるものである。
さらに、CMOS回路は、上記実施例の導電型
を全て逆にするもの、すなわち、Ｐ型基板にＮチ
ヤンネルMOSFETを形成し、Ｎ型ウエル領域に
ＰチヤンネルMOSFETを形成するものであつて
もよい。この場合には、これに応じて電源電圧の
極性を入れ換え、上記ラツチアツプ防止回路を構
成するMOSFETの導電型も逆にすればよい。
を全て逆にするもの、すなわち、Ｐ型基板にＮチ
ヤンネルMOSFETを形成し、Ｎ型ウエル領域に
ＰチヤンネルMOSFETを形成するものであつて
もよい。この場合には、これに応じて電源電圧の
極性を入れ換え、上記ラツチアツプ防止回路を構
成するMOSFETの導電型も逆にすればよい。
この発明は、正，負の二電源電圧で動作させら
れるCMOS集積回路装置、例えばデイジタル電
話交換装置におけるコード／デコード
（CODEC）回路等に広く利用できる。特に、プ
リント基板上に実装され、その抜き差しによつて
電源遮断と電源投入が行われるものに有益なもの
になるものである。
れるCMOS集積回路装置、例えばデイジタル電
話交換装置におけるコード／デコード
（CODEC）回路等に広く利用できる。特に、プ
リント基板上に実装され、その抜き差しによつて
電源遮断と電源投入が行われるものに有益なもの
になるものである。
第１図は、二電源方式のCMOS回路における
ラツチアツプの発生を説明するための概略断面
図、第２図は、この発明に係るラツチアツプ防止
回路の一実施例を示す回路図、第３図は、その動
作を説明するための波形図である。
ラツチアツプの発生を説明するための概略断面
図、第２図は、この発明に係るラツチアツプ防止
回路の一実施例を示す回路図、第３図は、その動
作を説明するための波形図である。
Claims (1)
- 【特許請求の範囲】 １ 正、負の二電源電圧が供給されることによつ
て動作するCMOS集積回路装置であつて、上記
正の電源電圧と負の電源電圧端子間に設けられた
分圧回路と、上記負の電源電圧がフローテイング
状態における分圧出力を検出する電圧比較回路
と、この電圧比較回路における上記検出出力を受
けて負の電源電圧端子と回路の接地電位点との間
に設けられたスイツチMOSFETをオン状態にさ
せるレベルシフト回路とを含むことを特徴とする
CMOS集積回路装置。 ２ 上記電圧比較回路は、CMOSインバータ回
路により構成されるものであり、上記レベルシフ
ト回路は、上記CMOSインバータ回路の出力信
号を受けるＰチヤンネルMOSFETと、上記分圧
回路によつて形成されたバイアス電圧を受けるＮ
チヤンネルMOSFETとの直列回路で構成される
ものであることを特徴とする特許請求の範囲第１
項記載のCMOS集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59112937A JPS60257620A (ja) | 1984-06-04 | 1984-06-04 | Ｃｍｏｓ集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59112937A JPS60257620A (ja) | 1984-06-04 | 1984-06-04 | Ｃｍｏｓ集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60257620A JPS60257620A (ja) | 1985-12-19 |
| JPH0542852B2 true JPH0542852B2 (ja) | 1993-06-29 |
Family
ID=14599224
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59112937A Granted JPS60257620A (ja) | 1984-06-04 | 1984-06-04 | Ｃｍｏｓ集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60257620A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU2001271166A1 (en) * | 2001-07-05 | 2002-01-08 | Telefonaktiebolaget Lm Ericsson (Publ) | Detrimental latch-up avoidance |
-
1984
- 1984-06-04 JP JP59112937A patent/JPS60257620A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60257620A (ja) | 1985-12-19 |
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