JPS5953929A - Data transfer device - Google Patents

Data transfer device

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Publication number
JPS5953929A
JPS5953929A JP16447782A JP16447782A JPS5953929A JP S5953929 A JPS5953929 A JP S5953929A JP 16447782 A JP16447782 A JP 16447782A JP 16447782 A JP16447782 A JP 16447782A JP S5953929 A JPS5953929 A JP S5953929A
Authority
JP
Japan
Prior art keywords
transfer
data
data transfer
storage device
register
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP16447782A
Other languages
Japanese (ja)
Inventor
Fumiaki Ishibashi
石橋　文明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
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Filing date
Publication date
Application filed by NEC Corp, Nippon Electric Co Ltd filed Critical NEC Corp
Priority to JP16447782A priority Critical patent/JPS5953929A/en
Publication of JPS5953929A publication Critical patent/JPS5953929A/en
Pending legal-status Critical Current

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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus

Abstract

PURPOSE:To transfer a data with high efficiency even in case when the interface of a storage device and a data transfer device serving as a bit serial transfer, by reducing the number of times of connection of the storage device and the data transfer device. CONSTITUTION:When a data transfer device 3 is informed of a WRITE transfer to a peripheral control device 4, contents of a transfer start address register 301 and a transfer word number register 302 are converted to an interface signal 201 through a selector switch 303 and a READ instruction is sent out to a storage device 1. The storage device 1 reads out a designated word number from a designated address, transfers it to the transfer device 3, inputs it to a buffer 305 through a signal 202, and transfers it to the device 4. In case of a READ transfer from the device 4, the device 3 inputs a transfer data to the buffer 305. A buffer counter 304 counts it, and when the contents coincide with the register 302, a WRITE instruction is sent out to the device 1 through the signal 201. Subsequently, a word number portion shown by the register 302 is transferred continuously.

Description

【発明の詳細な説明】 〔発明の属する技術分野〕 痰 本発明データ転送装置、特にデータ処理システムに於け
る記憶装置の成るアドレスから連続する領域へ書込み又
は読出しを行うデータ転送装置に関するものである、 〔従来技術〕 従来、プロセッサ装置からの指令によシ記憶装置の成る
アドレスから連続する領域に書込み、読出しを行うデー
タ転送装置に於いて、データ転送装置が記憶装置への１
回のアクセスで扱うデータ転送語数は、データ転送装置
と記憶＠置で接続されるバス幅の数倍秒度であシ、プロ
セッサ装置からの指令による転送語数を４に送するた袷
に６、膨大な記憶装置へのアクセスを縞返さ力くては々
らない。[Detailed description of the invention] [Technical field to which the invention pertains] The present invention relates to a data transfer device, particularly to a data transfer device that writes to or reads from an address contiguous with an address of a storage device in a data processing system. , [Prior Art] Conventionally, in a data transfer device that writes to and reads a continuous area from an address of a storage device in response to a command from a processor device, the data transfer device writes one address to the storage device.
The number of data transfer words handled in one access is several times the width of the bus connected between the data transfer device and the storage device. It is difficult to access a huge amount of storage devices.

そのためにＨ［：憶駁、　ｆｆＩ′へアクセスする度毎
に、配慣、装置へアクセスする他装置との間で順位優先
選択がなされ、記憶装置へのアクセスが許可されると、
アドレスとデータのバスが異なる場合には、主記憶装置
からの読出しであればアドレス単独の転送を、主記憶装
置への書込みであればアドレスとデータの転送を行い、
−ｒドレスとデータが同一バスを使用する場合は、主記
憶装置からの読出しであればアドレス単独の転送を、聰
、込みであればアドレスを転送した後データを転送する
。For this reason, each time H[:memoir, ffI' is accessed, a ranking priority selection is made between other devices accessing the device, and when access to the storage device is permitted,
If the address and data buses are different, the address alone is transferred when reading from the main memory, and the address and data are transferred when writing to the main memory.
-r When the same bus is used for address and data, the address alone is transferred when reading from the main memory, and the data is transferred after the address is transferred when it is read from the main memory.

即ち、従来記憶装置へアクセスする度毎に他装置との待
合せが生じ、転送が許可されると、アドレスを転送する
事及びアドレス指定とデータバスが同一バスを使用して
いるデータ転送装置であわば、記憶装置へアクセスする
度毎にアドレスを転送した後にデータを転送することに
よる時間的な損失が大きいという欠点があった。In other words, each time a conventional storage device is accessed, a queue with another device occurs, and when transfer is permitted, the address is transferred and the address specification and data bus are used by a data transfer device that uses the same bus. For example, each time a storage device is accessed, an address is transferred and then data is transferred, resulting in a large time loss.

〔発明の目的〕[Purpose of the invention]

本発明の目的はプロセッサからの指令により成るアト１
／スから連続する記ｔｒｉ装置内の伸域に対し書込み読
出しを行う場合、記憶装置へのアドレス転送回数を減じ
ること、即ち記憶装置とデータ転送との接続回数を減じ
ることにより上記欠点を除去し、記憶装置とデータ転送
装置とのインタフエ提供することにある。The object of the present invention is to
When writing/reading from/to a continuous decompression area in a storage device, the above drawback can be eliminated by reducing the number of address transfers to the storage device, that is, by reducing the number of connections between the storage device and data transfer. , to provide an interface between storage devices and data transfer devices.

〔発明の構成〕[Structure of the invention]

本発明は記憶装置の成るアドレスから連続する領域に対
し書込み読出しを行うデータ転送装慟に於いて、前記記
憶装置に対しプロセッサから指定された開始アドレス及
び転送語数又は前記開始アドレス及び下位装置からのデ
ータ転送終了条件検出までの転送語数を含む制御情報を
転送する手段と、前記制御情報の転送に引続き或いは、
同時に書込みデータを前記制御情報で指定した転送語数
だけ連続的に前記記憶装置へ転送する手段とを含んで構
成される。In a data transfer system for writing/reading a continuous area from an address of a storage device, the present invention provides a starting address and the number of transfer words specified by a processor for the storage device, or a starting address and the number of words to be transferred from a lower device to the storage device. means for transferring control information including the number of transferred words until detection of a data transfer end condition, and subsequent to the transfer of the control information, or
At the same time, the write data is continuously transferred to the storage device by the number of transfer words specified by the control information.

〔実施例の説明〕[Explanation of Examples]

次に本発明について図面を参照して詳細に説明する。第
１図は本発明の一実施例のブロック図で、（３）はシス
テム制御装置（２）を介して記憶装置（１）と周辺制御
装置（４）とに接続されるデータ転送装僧で、（３０１
）はＳＣＵインタフェース信号（２０２）を入力し、セ
レクタ・スイッチ（３０３）に出力するデータ転送開始
アドレス・レジスタ、（３０２）は前記８Ｃ（Ｊインタ
フェース信号（２０２）を入力し前記セレクタ・スイッ
チ（３０３）に出力するデータ転送語数レジスタＸ（３
０５）は前記８ＣＵインタフ工−ス信号（２０２）ＰＣ
Ｕインタフェース信号入力（３５８）及びＰＣＵインタ
フェース制御回路（３０７）からの信号を入力し前記セ
レクタ・スイッチ（３０３）に出力するデータバッファ
、（３０４：ｌ：前記ＰｃＵインタフェース制御回路（
３０７）からの信号を入力し前記セレクタ・スイッチ（
３０３）に出力するデータバッファカウンタ、（３０３
）は前記データ転送開始アドレス・レジスタ（３０１）
前記データ転送語数レジスタ（３０２）前記データバッ
ファ（３０５）前記データバッファカウンタ（３０４）
及びＭＥＭインタフェース制御回路（３０６）からの信
号を入力し８ＣＵインタフ工−ス信号（２０１）を出力
するセレクタ・スイッチ、（３０６）は前記８ＣＵイン
タフ工−ス信号（２０２）を入力しまた前記ＰＣＵイン
タフェース制御回路（３０７）からの信号を入力し前記
ＳＣＵインタフェース信号（２０１）を出力し、また前
記セレクタ・スイッチ（３０３）、前記ＰＣＵインタフ
ェース制御回路（３０７）へ出力するＭＥＭインタフェ
ース制御回路、（３０７）は前記ＭＥＭインタフェース
制御回路（３０６）からの信号と前記ＰＣＵインタフェ
ース信号（３５８）を入力し、前記データ・バッファ（
３０５）　、前記データ会バッファ・カウンタ（３０４
）　、前記ＭＥＭインタフェース制御回路（３０６）　
、前記ＰＣＵインタフェース信号出力（３５９）へ出力
するＰＣＵインタフェース制御回路である。Next, the present invention will be explained in detail with reference to the drawings. FIG. 1 is a block diagram of an embodiment of the present invention, in which (3) is a data transfer device connected to a storage device (1) and a peripheral control device (4) via a system control device (2). , (301
) is a data transfer start address register that inputs the SCU interface signal (202) and outputs it to the selector switch (303), and (302) inputs the 8C (J interface signal (202) and outputs it to the selector switch (303). ) Data transfer word count register X (3
05) is the 8CU interface signal (202) PC
a data buffer that inputs signals from the U interface signal input (358) and the PCU interface control circuit (307) and outputs them to the selector switch (303), (304: l: the PCU interface control circuit (
307) and inputs the signal from the selector switch (
data buffer counter output to (303), (303)
) is the data transfer start address register (301)
The data transfer word count register (302) the data buffer (305) the data buffer counter (304)
and a selector switch (306) which inputs the signal from the MEM interface control circuit (306) and outputs the 8CU interface signal (201), and which inputs the 8CU interface signal (202) and outputs the 8CU interface signal (201). a MEM interface control circuit (307) that receives a signal from the interface control circuit (307) and outputs the SCU interface signal (201), and also outputs the signal to the selector switch (303) and the PCU interface control circuit (307); ) inputs the signal from the MEM interface control circuit (306) and the PCU interface signal (358), and the data buffer (
305), the data session buffer counter (304)
), the MEM interface control circuit (306)
, a PCU interface control circuit that outputs to the PCU interface signal output (359).

次に本実施例の動作を説明する。プロセッサ装置はデー
タ転送開始アドレス、データ転送語数等の制御情報を前
記記憶装置（１）を介して前記データ転送装置（３）へ
知らせる。前記データ転送装置（３）は前記８ＣＵイン
タフ工−ス信号（２０２）を介して前記データ転送開始
アドレスを前記データ転送開始アドレス倦レジスタ（３
０１）へ、前記データ転送語数を前記データ転送語数レ
ジスタ（３０２）へ各々取込み転送を開始する。前記デ
ータ転送装置（３）が前記周辺制御装置（４）へのＷＲ
ＩＴＥ　　転送であれば、前記データ転送開始アドレス
・レジスタ（３０１）の内容と前記データ転送語数レジ
スタ（３０２）の内容を前記セレクタ串スイッチ（３０
３）を介して前記ＭＥＭインタフェース制御回路（３０
６）の制御の下に、前記ＳＣＵインタフェース信号（２
０１）として出力し前記記憶装置（１）へＲＥＡＤ命令
を送出する。Next, the operation of this embodiment will be explained. The processor device notifies the data transfer device (3) of control information such as a data transfer start address and the number of data transfer words via the storage device (1). The data transfer device (3) inputs the data transfer start address via the 8CU interface signal (202) to the data transfer start address register (3).
01), the number of data transfer words is taken into the data transfer word number register (302) and transfer is started. The data transfer device (3) transmits WR to the peripheral control device (4).
For ITE transfer, the contents of the data transfer start address register (301) and the contents of the data transfer word count register (302) are transferred to the selector skewer switch (30).
3) through the MEM interface control circuit (30
6) under the control of said SCU interface signal (2).
01) and sends a READ command to the storage device (1).

前記記憶装置（１）は前記データ転送装置（３）から転
送されて来た前記記憶装置（１）ＲＥＡＤ命令を解読し
、前記データ転送開始アドレスで指定されるアドレスよ
υ前記データ転送語数で指定される語数を読出し、前記
データ転送装置（３）へ転送する。The storage device (1) decodes the storage device (1) READ command transferred from the data transfer device (3) and reads the address specified by the data transfer start address υ specified by the number of data transfer words. The number of words to be written is read out and transferred to the data transfer device (3).

前記データ転送装置（３）は前記データを前記ＳＣＵイ
ンタフェース信号（２０２）を介して、前記データバッ
ファ（３０５）へ取込み、前記周辺制御装置（４）へ前
記読出したデータを前記ＰＣＵインタフェース信号（３
５９）を介し、前記ＰＣＵインタフェース制御回路（３
０７）の制御の下にデータを転送する。The data transfer device (3) takes in the data to the data buffer (305) via the SCU interface signal (202), and transfers the read data to the peripheral control device (4) via the PCU interface signal (3).
59), the PCU interface control circuit (3
07) to transfer data under the control of

前記データ転送装置（３）は前記周辺制御装置（４）か
らのＲＥＡＤ転送であれば、前記制御装置（４）から転
送されて来たデータを前記ＰＣＵインタフェース制御回
路（３０７）の制御の下に前記データバッファ（３０５
）に取込む。In the case of READ transfer from the peripheral control device (4), the data transfer device (3) transfers the data transferred from the control device (4) under the control of the PCU interface control circuit (307). The data buffer (305
).

前記データバッファカウンタ（３０４）は前記周辺制御
装置（４）から転送されて来るデータ数を前記ＰＣＵイ
ンタフェース制御回路（３０７）の制御の下に作用的に
引数する。The data buffer counter (304) operatively counts the number of data transferred from the peripheral controller (4) under the control of the PCU interface control circuit (307).

前記データ転送語数レジスタ（３０２）と前記データバ
ッファカウンタ（３０４）の内容が一致した時、前記デ
ータ転送開始アドレス・レジスタ（３０１）の内容と前
記データ転送語数レジスタ（３０２）の内容を前記セレ
クタ・スイッチ（３０３）を介して８ＣＵインタフ工−
ス信号（２０１）として出力し、前記記憶装置（１）へ
ＷＲＩＴＥ命令を送出し、前記ＷＲＩＴＥ命令に引続き
前記データバッファ（３０５）の内容を前記ＰＣＵイン
タフェース制御回路（３０７）及びＭＥＭインタフェー
ス制御回路（３０６）の制御の下に前記セレクタ・スイ
ッチ（３０３）を介し、前記ＳＣＵインタフェース信号
（２０１）として出力し、前記記憶装置（１）へＷＲＩ
ＴＥデータを前記データ転送語数レジスタ（３０２）で
示される語数分を連続転送する。When the contents of the data transfer word count register (302) and the data buffer counter (304) match, the contents of the data transfer start address register (301) and the data transfer word count register (302) are transferred to the selector. 8CU interface via switch (303)
A WRITE command is sent to the storage device (1), and following the WRITE command, the contents of the data buffer (305) are sent to the PCU interface control circuit (307) and the MEM interface control circuit (307). 306) via the selector switch (303), output as the SCU interface signal (201), and send the WRI to the storage device (1).
TE data is continuously transferred for the number of words indicated by the data transfer word number register (302).

又、前記周辺制御装置（４）からのＲＥＡＤ転送の時、
前記周辺制御装置（４）からの強制終了の場合は、前記
データ転送語数レジスタ（３０２）の代シに前記データ
バッファカウンタ（３０４）の内容を下に、前記記憶装
置（１）へのＷＲＩＴＥ命令として及び、ＷＲＩＴＥデ
ータの送出語数として用いることを除いて前記データ転
送語数レジスタ（３０２）と前記データバッファカウン
タ（３０４）の内容が一致した時と同様な動作を行う。Also, at the time of READ transfer from the peripheral control device (4),
In the case of forced termination from the peripheral control device (4), a WRITE command is sent to the storage device (1) with the contents of the data buffer counter (304) in place of the data transfer word count register (302). The same operation as when the contents of the data transfer word number register (302) and the data buffer counter (304) match is performed, except that it is used as the number of words to be sent for WRITE data.

〔発明の効果〕〔Effect of the invention〕

本発明には以上説明したように、記憶装置へのアドレス
の転送回数及び記憶装置とデータ転送装置との接続回数
を減じる事により、時間的な損失をなくシ、記憶装置の
使用効率の向上を促し、データ転送装置と記憶装置間イ
ンタフェースがビットシリアル転送となる場合に対して
も高能率データ転送を提供できるという効果がある。As explained above, the present invention eliminates time loss and improves the usage efficiency of the storage device by reducing the number of address transfers to the storage device and the number of connections between the storage device and the data transfer device. This has the effect of providing highly efficient data transfer even when the interface between the data transfer device and the storage device uses bit serial transfer.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の１実施例のブロツク図である。 １・・・・・・記憶装置、２・・・・・・システム制御
装置、３・・・・・・データ転送装置、４・・・・・・
周辺制御装置、１０１゜１０２・・・・・・ＭＥＭイン
タフェース信号、２０１゜２０２・・・・・・８ＣＵイ
ンタフ工−ス信号、３０１・・・・・・データ転送開始
アドレス・レジスタ、３０２・・・・・・データ転送語
数レジスタ、３０３・・・・・・セレクタ・スイッチ、
３０４・・・・・・データ・バッファ・カウンタ、３０
５・・・・・・データ噛ハソファ、３０６・・・・・・
ＭＥＭインタフェ〜ス制御回路、３０７・・・・・・Ｐ
ＣＵインタフェース制御回路、３５８，３５９・・・・
・・ＰＣｔＪインタフェース信号。FIG. 1 is a block diagram of one embodiment of the present invention. 1... Storage device, 2... System control device, 3... Data transfer device, 4...
Peripheral control device, 101°102...MEM interface signal, 201°202...8CU interface signal, 301...Data transfer start address register, 302... ...Data transfer word count register, 303...Selector switch,
304...Data buffer counter, 30
5... Data chewing sofa, 306...
MEM interface control circuit, 307...P
CU interface control circuit, 358, 359...
...PCtJ interface signal.

Claims (1)

【特許請求の範囲】[Claims] 記憶装置の成るアドレスから連続する領域に対し書込み
又は読出しを行うデータ転送装置に於いて、前記記憶装
置に対し、プロセッサから指定された開始アドレス及び
転送語数又は、前記開始アドレス及び下位装置からのデ
ータ転送終了条件検出までの転送語数を含む制御情報を
転送する手段と、前記制御情報の転送に引続き或いは、
同時に書込みデータを前記制御情報で指定した転送語数
だけ連続的に前記記憶装置へ転送する手段とを含むこと
を特徴とするデータ転送装置。In a data transfer device that writes to or reads from an area contiguous with an address of a storage device, a start address and number of transfer words specified by a processor, or the start address and data from a lower-order device are sent to the storage device. means for transmitting control information including the number of words to be transmitted until the transmission end condition is detected, and subsequent to the transmission of the control information, or
A data transfer device characterized by comprising means for simultaneously transferring write data to the storage device successively by the number of transfer words specified by the control information.
JP16447782A 1982-09-21 1982-09-21 Data transfer device Pending JPS5953929A (en)

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