JPS5952913A - パルス回路の多重化処理装置 - Google Patents
パルス回路の多重化処理装置Info
- Publication number
- JPS5952913A JPS5952913A JP57162310A JP16231082A JPS5952913A JP S5952913 A JPS5952913 A JP S5952913A JP 57162310 A JP57162310 A JP 57162310A JP 16231082 A JP16231082 A JP 16231082A JP S5952913 A JPS5952913 A JP S5952913A
- Authority
- JP
- Japan
- Prior art keywords
- pulse
- output
- circuit
- circuits
- outputs
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
Landscapes
- Logic Circuits (AREA)
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は出力信号としてのパルスのタイミングが意味を
持つパルス回路を多重化してこれらのパルス回路の出力
パルスをｊハ択的に出ノＪするパルス回路の多重化処理
回路に関する。
持つパルス回路を多重化してこれらのパルス回路の出力
パルスをｊハ択的に出ノＪするパルス回路の多重化処理
回路に関する。
出力がパルス状であり而もそのタイミングが重要な要素
である装置又は回路において、これを多重化することは
従来、次の理由により極めて困難であった。即ち、（１
）多重化された装置又は回路が独立であれば、回路の動
作タイミングのほんのわずかなずれでパルス出力が一致
しにくい。この動作タイミンクのずれが、本来制御性能
妬は全く影響しないものでも、このずれのだめに、一致
がとれずに各多重化装置又は回路の出力が誤寸りである
と判断される。寸だ（２）一般に制御系ｄ、検出装置を
含み、それには物理的に必ずある誤差が存在するが、そ
の誤差のために多重化装置又は回路の出力パルスのタイ
ミングがずれる。更に（３）パルスのタイミングが意味
を持つ信号の場合、出力された瞬間に多重化の処理を実
施し操作器に対し出力する必要がある、といった理由に
よる。従って従来のこの種の多重イヒ処理装置では何ら
かの形で多重化される装置又は回路間でつながりを持た
せたり、これらの装置又は回路を従属関係（マスター・
スレーブ）の形で用いるといた具合に多重化の本来の機
能である独立性、冗長性を一部、犠牲にしてい／と。そ
れ故、多重化される装置又は回路から出力されるパルス
により他の装置、例えばザイリスタ変換器を：１ｉｌＪ
御する場合にに↓このパルスは省エイ・ルギー型の狭［
ｌｌｌ′、１ハルスとすることがＩ’ｆ−１Ｌ、いか、
多少のタイミングのすわ、でも多重化が不可能となる為
に前記装置又は回路より出力される狭幅パルスを一旦、
広幅パルスに変換し、ｊ１度、狭幅パルスに変換する必
要があり、この為に従来装置ではパルス変換回路を必、
要としていた。
である装置又は回路において、これを多重化することは
従来、次の理由により極めて困難であった。即ち、（１
）多重化された装置又は回路が独立であれば、回路の動
作タイミングのほんのわずかなずれでパルス出力が一致
しにくい。この動作タイミンクのずれが、本来制御性能
妬は全く影響しないものでも、このずれのだめに、一致
がとれずに各多重化装置又は回路の出力が誤寸りである
と判断される。寸だ（２）一般に制御系ｄ、検出装置を
含み、それには物理的に必ずある誤差が存在するが、そ
の誤差のために多重化装置又は回路の出力パルスのタイ
ミングがずれる。更に（３）パルスのタイミングが意味
を持つ信号の場合、出力された瞬間に多重化の処理を実
施し操作器に対し出力する必要がある、といった理由に
よる。従って従来のこの種の多重イヒ処理装置では何ら
かの形で多重化される装置又は回路間でつながりを持た
せたり、これらの装置又は回路を従属関係（マスター・
スレーブ）の形で用いるといた具合に多重化の本来の機
能である独立性、冗長性を一部、犠牲にしてい／と。そ
れ故、多重化される装置又は回路から出力されるパルス
により他の装置、例えばザイリスタ変換器を：１ｉｌＪ
御する場合にに↓このパルスは省エイ・ルギー型の狭［
ｌｌｌ′、１ハルスとすることがＩ’ｆ−１Ｌ、いか、
多少のタイミングのすわ、でも多重化が不可能となる為
に前記装置又は回路より出力される狭幅パルスを一旦、
広幅パルスに変換し、ｊ１度、狭幅パルスに変換する必
要があり、この為に従来装置ではパルス変換回路を必、
要としていた。
不発ＩＪＪの「１的ｄ冗長性及び独立性を犠牲にするこ
となく、パルス変換回路が不要なパルス回路の多重化処
理装置を提供することにある。
となく、パルス変換回路が不要なパルス回路の多重化処
理装置を提供することにある。
本発明の特徴は多重化されたパルス回路のパルス出力を
選択的に出力する多重化処理装置において、Ｎ個のパル
ス回路と、該Ｎ １１６１の各パルス回路の出力を夫々
、その一方の入力端に受けるアンドゲート群と、前ＶＮ
個のパルス回路のパルス出力を受け、これらのパルス出
力の’）ち１（１≦１≦Ｎ−１）番目のパルスが出力さ
れた時点で前記アントゲ−１Ｍ洋の他の入力犀１１に出
力許可信号を出力する選択回路と、前記アントゲート 出力のＫｉｉｉｉ ］！Ｉ！ ｆｌｊをとるオアケート
とで梠成し／ζ点にある。
選択的に出力する多重化処理装置において、Ｎ個のパル
ス回路と、該Ｎ １１６１の各パルス回路の出力を夫々
、その一方の入力端に受けるアンドゲート群と、前ＶＮ
個のパルス回路のパルス出力を受け、これらのパルス出
力の’）ち１（１≦１≦Ｎ−１）番目のパルスが出力さ
れた時点で前記アントゲ−１Ｍ洋の他の入力犀１１に出
力許可信号を出力する選択回路と、前記アントゲート 出力のＫｉｉｉｉ ］！Ｉ！ ｆｌｊをとるオアケート
とで梠成し／ζ点にある。
以下、本発明の実施例を図面に基づいて説［１１Ｊする
。第１図に一従来のパルス回路の多重化処理装置か示さ
れており、同図において］、 Ａ 、 Ｉ Ｊ３ 。
。第１図に一従来のパルス回路の多重化処理装置か示さ
れており、同図において］、 Ａ 、 Ｉ Ｊ３ 。
ＩＣｉｄ、人々、所定のタイミングでパルス信号を出力
するパルス回路であり、これらのパルス回路の出力３喘
は夫々、ワンノヨソト回路２Ａ，２Ｂ。
するパルス回路であり、これらのパルス回路の出力３喘
は夫々、ワンノヨソト回路２Ａ，２Ｂ。
２ Ｃを介してアットケート
科の一方の人力ψｊ′Ｍに接続されている。そしてアン
トクー−１・３Ａ．３Ｂ，３Ｃの他の入力ψ：ｌｊは夫
々、隣接するアントゲ−１・同志で共通接続され、これ
らのアントク−１・の出力はオアゲート５により論ｊノ
１１イ１１がとられ、該オアゲート５の出力ｈａ分回路
６を介して外部に出力される。
トクー−１・３Ａ．３Ｂ，３Ｃの他の入力ψ：ｌｊは夫
々、隣接するアントゲ−１・同志で共通接続され、これ
らのアントク−１・の出力はオアゲート５により論ｊノ
１１イ１１がとられ、該オアゲート５の出力ｈａ分回路
６を介して外部に出力される。
次に第２図に示すタイムチャートに基づいて上記したパ
ルス回路の多重化処理装置の動作を説明する。上記構成
において、パルス回路Ｌ Ａ 、 １ １３１Ｃから夫
々、タイミングのずれた狭幅パルスＰＡ 、 Ｐｎ
、 Ｐｃ （同図（８） 、 （１）） 、 （Ｃ）
）が出力されると、これらの狭幅パルスＰｈ 、
ＰＲ ＋ Ｉ〕ｃはワンンヨソト回路２Ａ．２Ｔ３，
２Ｃにより広幅パルスＪ？ｈ ’ 、 Ｐｎ ’
、 Ｊ〕ｃ ’に変換され、これらの広幅パルスはアン
ドゲート３Ａ．３Ｔ３．３Ｃの一方の入力端１ｃ入力さ
れる。この結果、アントゲ−１− ３ Ａ 、 ３ １
３ 、 ３ Ｃからは夫々、同図（ｇ） 、 （ｈ）
、 （ｉ）に示すタイミングでパルスＪ）Ａ“ 、Ｉ）
ｎ ” ＋ Ｊ”Ｃ′／が出力され、結局オアゲート
５からはパルスＩ）Δ〃の立」：す１１８点からパルス
Ｐｎ“の立下り時点までに相当する時間幅のパルスｊ〕
ｗが出力される（同図（Ｊ））。そして微分回路６で再
ひ狭幅パルスＰｃに変換され、外部に出力される。この
狭幅パルス１’ａはパルス発生回路Ｉ Ａ 、 Ｉ Ｂ
、 Ｉ Ｃのうち２番目に出力されるパルス発生回路
のパルス出力Ｐ１１と同じタイミングで出力されること
となる。
ルス回路の多重化処理装置の動作を説明する。上記構成
において、パルス回路Ｌ Ａ 、 １ １３１Ｃから夫
々、タイミングのずれた狭幅パルスＰＡ 、 Ｐｎ
、 Ｐｃ （同図（８） 、 （１）） 、 （Ｃ）
）が出力されると、これらの狭幅パルスＰｈ 、
ＰＲ ＋ Ｉ〕ｃはワンンヨソト回路２Ａ．２Ｔ３，
２Ｃにより広幅パルスＪ？ｈ ’ 、 Ｐｎ ’
、 Ｊ〕ｃ ’に変換され、これらの広幅パルスはアン
ドゲート３Ａ．３Ｔ３．３Ｃの一方の入力端１ｃ入力さ
れる。この結果、アントゲ−１− ３ Ａ 、 ３ １
３ 、 ３ Ｃからは夫々、同図（ｇ） 、 （ｈ）
、 （ｉ）に示すタイミングでパルスＪ）Ａ“ 、Ｉ）
ｎ ” ＋ Ｊ”Ｃ′／が出力され、結局オアゲート
５からはパルスＩ）Δ〃の立」：す１１８点からパルス
Ｐｎ“の立下り時点までに相当する時間幅のパルスｊ〕
ｗが出力される（同図（Ｊ））。そして微分回路６で再
ひ狭幅パルスＰｃに変換され、外部に出力される。この
狭幅パルス１’ａはパルス発生回路Ｉ Ａ 、 Ｉ Ｂ
、 Ｉ Ｃのうち２番目に出力されるパルス発生回路
のパルス出力Ｐ１１と同じタイミングで出力されること
となる。
このように従来装置では多重化されるパルス回路のパル
ス出力のタイミングのずれによる影響を無くす為に各パ
ルス回路から出力される狭幅パルスを広幅パルスに変換
し、更に狭幅パルスに変換するパルス変換回路が必要で
あり、特にザイリスタ制ｈ１１１装置に適用する場合に
ｉ＋、該変換回路を各アーム毎に必要となる欠点がある
。
ス出力のタイミングのずれによる影響を無くす為に各パ
ルス回路から出力される狭幅パルスを広幅パルスに変換
し、更に狭幅パルスに変換するパルス変換回路が必要で
あり、特にザイリスタ制ｈ１１１装置に適用する場合に
ｉ＋、該変換回路を各アーム毎に必要となる欠点がある
。
次に第３図に本発明に係るパルス回路の多重化処理装置
ぐ１：の一実施例の１１１へ成を示し、第４図にその動
作内容を示すクイノ、チャー１・を示ず。
ぐ１：の一実施例の１１１へ成を示し、第４図にその動
作内容を示すクイノ、チャー１・を示ず。
一般にパルス回路の多重化方式としては２Ａ．ＮＤ。
２０ＴＪＴ Ｏｌｉ’：３等があるが、本実施例でｆｄ
２番目に出力されたパルスを選択的に出力する方式で
基本的にはオアＪ’ｉ’ｌｌ成となっている。
２番目に出力されたパルスを選択的に出力する方式で
基本的にはオアＪ’ｉ’ｌｌ成となっている。
さて第３図において、各パルス回路Ｉ Ａ 、 １ １
３ 。
３ 。
ＩＣから出力されるパルスＪ）Ａ ＋ Ｐｎ ＋
］）ｃ （第４図（ａ） 、 （＋）） 、 （Ｃ）
）は夫々、アントゲ−１− ２ ０ Ａ 。
］）ｃ （第４図（ａ） 、 （＋）） 、 （Ｃ）
）は夫々、アントゲ−１− ２ ０ Ａ 。
２０１３、２０Ｃの一方の入力端に入力される。
他方、ノリツブフロップＡ（以下、ＦＦＡと記す。）は
パルス回路ＩＢ又はＩＣの出力により、フリップフロッ
プＢ（以下、Ｉ”］”１３と記す。）はパルス回路ＩＡ
又は１Ｃの出力により、更にノリツブフロップＣ（以下
、ＦＦＣと記す。）はパルス回路ＩＡ又はＩＢの出力に
よりセットされ、各各、パルス回路ＩＡ、ＩＪ３．ＩＣ
の各出力を最終出力Ｊ）Ｇとするだめの出力許可条件を
作っている。
パルス回路ＩＢ又はＩＣの出力により、フリップフロッ
プＢ（以下、Ｉ”］”１３と記す。）はパルス回路ＩＡ
又は１Ｃの出力により、更にノリツブフロップＣ（以下
、ＦＦＣと記す。）はパルス回路ＩＡ又はＩＢの出力に
よりセットされ、各各、パルス回路ＩＡ、ＩＪ３．ＩＣ
の各出力を最終出力Ｊ）Ｇとするだめの出力許可条件を
作っている。
仮にパルス回路ＩＡの出力ＰＡが他の２つのパルス回路
１１３ 、 Ｉ Ｃの出力Ｐｎ、Ｉ）ｃより速く出力さ
れた場合を考える。この場合、パルス回路ＩＡの出力Ｐ
Ａ ｔｒｙ、’ Ｆ Ｊ’ Ｂ及び］” ＦＣをセノ
！・シ、これらのノリツブフロップの出力はアントゲ−
１・２０ Ｂ 、 ２０ Ｃを開いて彷（λ（している
。この状態でパルス回路１１３からパルスＰｎが出力さ
れると、これが最終出力ＰＧとなる。即ち、パルス回路
Ｉ Ａ、 、 １１３ 、 Ｉ Ｃのうち２番目に出力
されたパルス回路１１３の出力パルス１）ＢがＪ長路出
力Ｐｃとして＞’ｌｒ択されたことになる。このように
本実施１り１１ては最初に出力されたパルスで出力許可
条件を作り、次に出力されたパルスを最終出力とする。
１１３ 、 Ｉ Ｃの出力Ｐｎ、Ｉ）ｃより速く出力さ
れた場合を考える。この場合、パルス回路ＩＡの出力Ｐ
Ａ ｔｒｙ、’ Ｆ Ｊ’ Ｂ及び］” ＦＣをセノ
！・シ、これらのノリツブフロップの出力はアントゲ−
１・２０ Ｂ 、 ２０ Ｃを開いて彷（λ（している
。この状態でパルス回路１１３からパルスＰｎが出力さ
れると、これが最終出力ＰＧとなる。即ち、パルス回路
Ｉ Ａ、 、 １１３ 、 Ｉ Ｃのうち２番目に出力
されたパルス回路１１３の出力パルス１）ＢがＪ長路出
力Ｐｃとして＞’ｌｒ択されたことになる。このように
本実施１り１１ては最初に出力されたパルスで出力許可
条件を作り、次に出力されたパルスを最終出力とする。
二以」−の多重化されたパルス回路が同時に故障する確
率は（愼めて低いので２番目に出力されるパルスがタイ
ミングの誤ったパルスであるという確率も低い。
率は（愼めて低いので２番目に出力されるパルスがタイ
ミングの誤ったパルスであるという確率も低い。
従って本実施例に」：ればパルス回路が本質的にイｊす
るタイミングメし１、誤差によりパルス出力の一致が得
られないといった問題を回避するこ吉ができる。
るタイミングメし１、誤差によりパルス出力の一致が得
られないといった問題を回避するこ吉ができる。
寸だ前例てｄ：誤ったパルス出力が早目に出／こＪ場合
について述へ／こが、遅日に出た場合も同様である。即
ち、３台のパルス回路のうち１台が故障してパルスが遅
日に出だ場合、他の２台のパルス出力は正常である。こ
の２台のパルス回路の出力のうら、なんのわずかても先
に出たパルスが出力許可−条件を作り、次に出たパルス
が出力されるからである。遅く出だ誤った出力が最終的
に出力されるのを防ぐには、最終的にパルスが出力され
た時点て多重住処〕」回路をロックする。更に、３台の
パルス回路のうち１台のパルス回路の故障で出力かなか
っだ」場合も同様に２番１」に出力されるパルスを選択
することにより正常のパルス出力が得られる。
について述へ／こが、遅日に出た場合も同様である。即
ち、３台のパルス回路のうち１台が故障してパルスが遅
日に出だ場合、他の２台のパルス出力は正常である。こ
の２台のパルス回路の出力のうら、なんのわずかても先
に出たパルスが出力許可−条件を作り、次に出たパルス
が出力されるからである。遅く出だ誤った出力が最終的
に出力されるのを防ぐには、最終的にパルスが出力され
た時点て多重住処〕」回路をロックする。更に、３台の
パルス回路のうち１台のパルス回路の故障で出力かなか
っだ」場合も同様に２番１」に出力されるパルスを選択
することにより正常のパルス出力が得られる。
ｒｉ：＋ｊ、 ノリツブフロップｌｉ” ］” Ａ
、 ＦＩ” Ｄ 、 ｌｉ” ＦＣのり十ツト条件は各
々の／ステムで考えるべきことであるが、最も一般的な
方法（マイクロコンピュータ等を用いた制御装置等の場
合）としてｄ：各処理の初ＪＩＪＪでリセット信号を出
す方法がある。
、 ＦＩ” Ｄ 、 ｌｉ” ＦＣのり十ツト条件は各
々の／ステムで考えるべきことであるが、最も一般的な
方法（マイクロコンピュータ等を用いた制御装置等の場
合）としてｄ：各処理の初ＪＩＪＪでリセット信号を出
す方法がある。
埋土に説明した如く本実施例でｃ、Ｊ：三重化されたパ
ルス回路Ｉ Ａ 、 Ｉ ｎ 、 Ｉ Ｃ間で同期をと
らなくても、少々のタイミングのずれがあっても多重化
処理を行うことができるし、検出糸等、制御系がイ１す
１々に有する誤差に」こってパルスの一致出カが得られ
ないといつだこともなくなる。本方式は実質的には２０
ＵＴ ｏｌ、；、ａ−ｃあるが、本来（７） ２０ＴＪ
Ｔ ＯＦ３で―：なく、時系列的な２０Ｕ’Ｊ” ＯＩ
ｉ”３ （各パルス回路のパルス出力同志のＡ、 Ｎ
Ｄをとらない点ｒ（市−徴を有する。）である。
ルス回路Ｉ Ａ 、 Ｉ ｎ 、 Ｉ Ｃ間で同期をと
らなくても、少々のタイミングのずれがあっても多重化
処理を行うことができるし、検出糸等、制御系がイ１す
１々に有する誤差に」こってパルスの一致出カが得られ
ないといつだこともなくなる。本方式は実質的には２０
ＵＴ ｏｌ、；、ａ−ｃあるが、本来（７） ２０ＴＪ
Ｔ ＯＦ３で―：なく、時系列的な２０Ｕ’Ｊ” ＯＩ
ｉ”３ （各パルス回路のパルス出力同志のＡ、 Ｎ
Ｄをとらない点ｒ（市−徴を有する。）である。
尚、第３図の実施例に於て、オアゲートＩＯＡ。
１０ Ｂ 、 １０ Ｃとオアゲート３０の入力は、ｔ
１テ気的絶縁をとっておく事が好ましい小はいう寸でも
ない。
１テ気的絶縁をとっておく事が好ましい小はいう寸でも
ない。
次に第５図に本発明を高圧直流制御系に荊用した場合の
実施例を示す。本実施例ではノリノプノ「ＪツブＩｉ”
ＦＡ 、 Ｆ Ｊ’ １３ 、 ］Ｉ” Ｊ’ Ｃの
リセット仏−弓一としてＯＴｉ” １’パルスを使用し
ている。即ち高圧直ｂｉｂ制御装置ではある相のザイリ
スタにＯＮパルスが出力されると、その条件で他の相の
ザイリスタに０１−１・゛パルスが出力されるが、この
０１” ｌ”パルスをリセット信号とするものである。
実施例を示す。本実施例ではノリノプノ「ＪツブＩｉ”
ＦＡ 、 Ｆ Ｊ’ １３ 、 ］Ｉ” Ｊ’ Ｃの
リセット仏−弓一としてＯＴｉ” １’パルスを使用し
ている。即ち高圧直ｂｉｂ制御装置ではある相のザイリ
スタにＯＮパルスが出力されると、その条件で他の相の
ザイリスタに０１−１・゛パルスが出力されるが、この
０１” ｌ”パルスをリセット信号とするものである。
更に各パルス回路ＩＡ、１１３．ＩＣの異常時に監視回
路４０よりロック信号５０Ａ、、５０Ｊ３＋５００を各
アントグー）２０Ａ 、２０１３．２０Ｃに出力するよ
うに偶成されており、これらの点以外は第３図及び第４
図に示した実施例と構成、動作共に異なるところはない
。
路４０よりロック信号５０Ａ、、５０Ｊ３＋５００を各
アントグー）２０Ａ 、２０１３．２０Ｃに出力するよ
うに偶成されており、これらの点以外は第３図及び第４
図に示した実施例と構成、動作共に異なるところはない
。
次に第６図及び第７図に基づいて本発明の他の実施例に
ついて説明する。第６図に−、パルス回路をＮ重化した
例が示されており、同図においてパルス回路Ｌ Ａ−、
Ｉ Ｂ 、・・・、ＩＮの出力ＰＡ、Ｊ）ｎ。
ついて説明する。第６図に−、パルス回路をＮ重化した
例が示されており、同図においてパルス回路Ｌ Ａ−、
Ｉ Ｂ 、・・・、ＩＮの出力ＰＡ、Ｊ）ｎ。
・・ ］）Ｎはアンドゲート３Ａ、３１３．・・・、３
Ｎの一方の入力端に入力されると共に（第７図■〜（１
つ）、ゲートパルス発生回路１００内のカウンタ６０の
入力端子１〜Ｉ〕に入力される。ここでカウンタ６０ｄ
：プリセソトカウノタであり、プリセット端子■）にプ
リセット信号７０を入力することによりプリセットする
ことができる。
Ｎの一方の入力端に入力されると共に（第７図■〜（１
つ）、ゲートパルス発生回路１００内のカウンタ６０の
入力端子１〜Ｉ〕に入力される。ここでカウンタ６０ｄ
：プリセソトカウノタであり、プリセット端子■）にプ
リセット信号７０を入力することによりプリセットする
ことができる。
サテ、フリセット端子Ｐを介してプリセット値ｊ（ｉ
ＩＩをカウンタ６ｏにブリセラ！・すると、カウンタ６
０の出力端子Ｑ１からはパルス回路ＩＡ〜ＩＮから出力
されるパルス出力のうら時間的に１番目にパルスが出力
され／こ時点、換言すれはカウンタ６０の計数値が１″
になっ／こ時点て（第７図（１）） ）ノリツノ°フロ
ップ（以下、１．”Ｉパと記ず。）６２のセット端子Ｓ
にパルス信号を出力しく同図（Ｇ））、ＦＦ６２をセッ
トする。そして該１−” Ｉパ６２からは各アントゲ−
１・３八〜３Ｎに出力許可信月８０が出力され（同図（
■））、前記パルス回路ＩＡ〜ＩＮのうち（ｉ＋１）番
目に出力された）１．＞−一（（同図（Ｅ ）でアント
ゲ−１・群３Ａ〜３Ｎのいずれかからオアゲーｔ・５に
パルスＪ’Ｊが出力され、これが最終出力Ｐｃとしてオ
アゲート５より外部に出力される（同図（Ｊ））。
ＩＩをカウンタ６ｏにブリセラ！・すると、カウンタ６
０の出力端子Ｑ１からはパルス回路ＩＡ〜ＩＮから出力
されるパルス出力のうら時間的に１番目にパルスが出力
され／こ時点、換言すれはカウンタ６０の計数値が１″
になっ／こ時点て（第７図（１）） ）ノリツノ°フロ
ップ（以下、１．”Ｉパと記ず。）６２のセット端子Ｓ
にパルス信号を出力しく同図（Ｇ））、ＦＦ６２をセッ
トする。そして該１−” Ｉパ６２からは各アントゲ−
１・３八〜３Ｎに出力許可信月８０が出力され（同図（
■））、前記パルス回路ＩＡ〜ＩＮのうち（ｉ＋１）番
目に出力された）１．＞−一（（同図（Ｅ ）でアント
ゲ−１・群３Ａ〜３Ｎのいずれかからオアゲーｔ・５に
パルスＪ’Ｊが出力され、これが最終出力Ｐｃとしてオ
アゲート５より外部に出力される（同図（Ｊ））。
他ツバ Ｉパ１・６２のリセノｔ・ｕ−、ｊシ終出力Ｐ
ｃにより行われ、カウンタ６ｏのリセットけパルス回路
ＩＡ〜ＩＮより全てパルス信号が出力され／ζ時点、即
ちカウンタ６０ （１） ７１ ；’、り値７５； ”
ＩＩ ” Ｋ ’＆ Ｌ ７’ｊ ＩＩ、１１点て出
力端子Ｑ２より出力されるパルス信号９゜（同図ＱＤ）
、又ｄ：最終出力Ｊ？ａを遅延回路６Ｇ（遅延時間Ｌ（
１）を介して一定時間、遅延させ／こパルス信号９２（
同図Ｏつ）のいずれかをす七ソト９：！５子Ｉｔに人力
することにより行うように１（，１成されている。
ｃにより行われ、カウンタ６ｏのリセットけパルス回路
ＩＡ〜ＩＮより全てパルス信号が出力され／ζ時点、即
ちカウンタ６０ （１） ７１ ；’、り値７５； ”
ＩＩ ” Ｋ ’＆ Ｌ ７’ｊ ＩＩ、１１点て出
力端子Ｑ２より出力されるパルス信号９゜（同図ＱＤ）
、又ｄ：最終出力Ｊ？ａを遅延回路６Ｇ（遅延時間Ｌ（
１）を介して一定時間、遅延させ／こパルス信号９２（
同図Ｏつ）のいずれかをす七ソト９：！５子Ｉｔに人力
することにより行うように１（，１成されている。
本笑流側ではカウンタ６０のプリセラ）・値を選択する
ことによりパルス回路ＩＡ〜ＩＮから出力されるパルス
のうち所望の順位で出力されるパルスを最終出力として
選択的に出力することが可能となる。寸だ第３図乃至第
５図にボした実施例による効果は同様に発揮されること
は勿論である。
ことによりパルス回路ＩＡ〜ＩＮから出力されるパルス
のうち所望の順位で出力されるパルスを最終出力として
選択的に出力することが可能となる。寸だ第３図乃至第
５図にボした実施例による効果は同様に発揮されること
は勿論である。
以上に説［叫した如く本発明によれば冗長性及び独立性
を犠！１テ［にすることなく、パルス変換回路か不要な
パルス回路の多重化処理装置を実現できる。
を犠！１テ［にすることなく、パルス変換回路か不要な
パルス回路の多重化処理装置を実現できる。
第１図ｄ、従来のパルス回路の多重化処理装置のイ（１
１成を示すブロック図、第２図はその動作説明をするだ
めのタイムチャート、第３図は本発明に係るパルス回路
の多重化処理装置の一実施例の４１・、′、成を示すブ
ロック図、第４図はその動作説明をするだめのタイツ・
チャート、第５図は本発明の他の実す山側の構成を示す
ブロック図、第６図は本発明の更に他の実施１タリのイ
ア４成を示すブロック図、第７図はその動作説明をする
ためのタイムチャートである。 ＩＡ〜ＩＮ・・・パルス回路、Ｆ Ｉ−” Ａ 、 ］
、ｉ′Ｊ” １３ 、 ＦＪ、）Ｃ・・・ノリソプンロ
ソグ、Ｇｏ・・・カウンタ、■ｏｏ・・茅 １ 閾 穿 ２ 飼 （４＞へ 第 ３ 圀 第 ４ １ （ｌｉ）Ｐ、 １年 Ｓ 階 ［ ［ 第 ６ 口 １八 第 ７ 凶 ゛ ＜ｃ＞ｒ。 ：
１成を示すブロック図、第２図はその動作説明をするだ
めのタイムチャート、第３図は本発明に係るパルス回路
の多重化処理装置の一実施例の４１・、′、成を示すブ
ロック図、第４図はその動作説明をするだめのタイツ・
チャート、第５図は本発明の他の実す山側の構成を示す
ブロック図、第６図は本発明の更に他の実施１タリのイ
ア４成を示すブロック図、第７図はその動作説明をする
ためのタイムチャートである。 ＩＡ〜ＩＮ・・・パルス回路、Ｆ Ｉ−” Ａ 、 ］
、ｉ′Ｊ” １３ 、 ＦＪ、）Ｃ・・・ノリソプンロ
ソグ、Ｇｏ・・・カウンタ、■ｏｏ・・茅 １ 閾 穿 ２ 飼 （４＞へ 第 ３ 圀 第 ４ １ （ｌｉ）Ｐ、 １年 Ｓ 階 ［ ［ 第 ６ 口 １八 第 ７ 凶 ゛ ＜ｃ＞ｒ。 ：
Claims (1)
- １、多−小化されたパルス回路のパルス出力を選択的に
出力する多重化処理装置において、Ｎ個のパルス回路と
、該Ｎ個の各パルス回路の出力を夫々、その一方の入力
端に受けるアンドゲート群と、前記Ｎ個のパルス回路の
パルス出力を受け、これらのパルス出力のうち１（１≦
ｉ≦Ｎ−１）番目のパルスが出力された時点で前記アン
トゲ−１・群の他の入力端に出力許可信号を出力する選
択回路と、前記アンドゲート群の各ゲート出力の論理和
をとるオアゲートとで構成されることを特徴とするパル
ス回路の多重化処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57162310A JPS5952913A (ja) | 1982-09-20 | 1982-09-20 | パルス回路の多重化処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57162310A JPS5952913A (ja) | 1982-09-20 | 1982-09-20 | パルス回路の多重化処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5952913A true JPS5952913A (ja) | 1984-03-27 |
| JPH0261818B2 JPH0261818B2 (ja) | 1990-12-21 |
Family
ID=15752079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57162310A Granted JPS5952913A (ja) | 1982-09-20 | 1982-09-20 | パルス回路の多重化処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5952913A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4923097A (en) * | 1989-01-31 | 1990-05-08 | E. I. Dupont De Nemours And Company | Aerosol paint compositions |
-
1982
- 1982-09-20 JP JP57162310A patent/JPS5952913A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4923097A (en) * | 1989-01-31 | 1990-05-08 | E. I. Dupont De Nemours And Company | Aerosol paint compositions |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0261818B2 (ja) | 1990-12-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4783785A (en) | Method and apparatus for diagnosis of logical circuits | |
| JPS60259973A (ja) | ディジタル集積回路デバイス技術点検回路 | |
| JPS5952913A (ja) | パルス回路の多重化処理装置 | |
| JPH0476473A (ja) | 論理比較回路 | |
| JPH09512406A (ja) | シリアルデータ信号をパラレルデータ信号へ変換する回路装置 | |
| JPH0720582U (ja) | 半導体試験装置用波形整形回路 | |
| SU1629962A1 (ru) | Резервированный RS-триггер | |
| KR100291126B1 (ko) | 복수개의서브-회로및클럭신호재생회로를구비하는회로장치 | |
| US4741005A (en) | Counter circuit having flip-flops for synchronizing carry signals between stages | |
| JPH0438016B2 (ja) | ||
| JPH06509934A (ja) | インバータ・ドライブ論理スイッチング・パターンをテストするための回路及び方法 | |
| JP2801595B2 (ja) | 並一直変換装置 | |
| JP2613913B2 (ja) | 半導体集積回路 | |
| KR100267782B1 (ko) | 타이밍체크가 가능한 칩(chip) | |
| JP2605283B2 (ja) | カウンタ回路 | |
| JPH0533978Y2 (ja) | ||
| SU1259271A1 (ru) | Формирователь тестов | |
| JPS604328A (ja) | 集積回路 | |
| SU1397917A1 (ru) | Двухканальное устройство дл контрол и восстановлени процессорных систем | |
| JPS6342978B2 (ja) | ||
| JP2562179B2 (ja) | データ転送制御方式 | |
| SU1654806A1 (ru) | Устройство дл синхронизации многомашинных комплексов | |
| JPS5999270A (ja) | 試験用入力回路 | |
| JP2964799B2 (ja) | 半導体集積回路 | |
| JPH02104198A (ja) | 直列制御装置 |