JPS5952877A - 電荷結合装置 - Google Patents

電荷結合装置

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Publication number
JPS5952877A
JPS5952877A JP57164344A JP16434482A JPS5952877A JP S5952877 A JPS5952877 A JP S5952877A JP 57164344 A JP57164344 A JP 57164344A JP 16434482 A JP16434482 A JP 16434482A JP S5952877 A JPS5952877 A JP S5952877A
Authority
JP
Japan
Prior art keywords
floating diffusion
gate
diffusion layer
diffusion layers
fdg2
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP57164344A
Other languages
English (en)
Inventor
Shoji Nomura
昭司 野村
Yuichiro Ito
雄一郎 伊藤
Kunihiro Tanigawa
谷川 邦広
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP57164344A priority Critical patent/JPS5952877A/ja
Publication of JPS5952877A publication Critical patent/JPS5952877A/ja
Pending legal-status Critical Current

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Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/762Charge transfer devices
    • H01L29/765Charge-coupled devices
    • H01L29/768Charge-coupled devices with field effect produced by an insulated gate
    • H01L29/76816Output structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (8)  発明の技術分野 本発明は電荷結合装置に係り、特に電荷結合素子の出力
部の構成に関する。
(bl  従来技術と問題点 第1図は従来の電荷結合素子(CCD)の出力部の構成
を示す要部断面図である。同図のAは出力部で、浮遊拡
散1iit F D 、出力アンプA゛とが設けられて
いる。Tは転送部で、図には最終段のみを示しである。
転送部Tの最終段のアウター・ゲート(OG)に所定の
信号を加えることにより、転送部T内で転送された電荷
は、浮遊拡散iit F Dに順次転送され、浮遊拡散
層FDの電位を上昇させる。
上記浮遊拡散層FDの電位を出力アンプA゛で検知して
対応する出力電圧V。が出力される。浮遊拡散層FDの
容量をC5蓄積電荷量をQsとすると、出力電圧V。は
近似的に、 V ooOQ s / C−−(D で表される。■式に見られる如く出力電圧■oは浮遊拡
散層のWi積容量Cに逆比例し、蓄積された電荷量に比
例する。
従来のCODは図示したように、出力部に設けられた浮
遊拡散層F Dは1個のみであるから、蓄積容量Cは一
定である。そのため転送された電荷量Qsが大き過ぎる
と、浮遊容量FDに収容し切れずにあふれてしまい、出
力電圧はある所で飽和し電荷量Qs4こ対する直線性が
失われる。これを避けるため蓄積容量Cを大きくすると
、出力電圧■oが小さくなり、検出感度が低下してしま
う。
このような問題があるため従来のCODは出力アンプA
′のダイナミックレンジを大きくすることが出来なかっ
た。
(C)  発明の目的 本発明の目的は上記問題点を解消して、出力アンプの検
出感度を低下させることなく、ダイナミックレンジを大
きくし得るCODの改良された構成を提供することにあ
る。
(d+  発明の構成 本発明の特徴は、前記出力部に、/$遊拡散層を複数個
設けると共に、この複数個の浮遊拡jlk層の中から作
動せしめるべき浮遊拡散層を選択するための選択手段を
付設したことにある。
tel  発明の実施例 以下本発明の一実施例を図面を参照しながら説明する。
第2図は本実施例のCCD素子の構成を模式的に示す図
であって、1はCCD素子、2ば半導体基板で例えばp
型のシリコン(Si)基板、Aは出力部、A゛は出力ア
ンプ、Tは転送部、■は入力部、OGはアウターゲート
、FD、、FD2.FD3は、それぞれ微小間隔を隔て
て配設された第1、第2.第3の浮遊拡散層でいずれも
n型領域、FDGI、、FDG2は第1.第2のゲート
で、上記第1〜第3の浮遊拡散層FD、〜FD3と共に
MIS構造のF E ’I’を構成する。なお本実施例
は、出力部Aに設けられた浮遊拡散層が複数個とされた
こと、及びこの複数個の浮遊拡fl&層FD、〜FD3
間を導通させるためのゲー1−FDG、、FDG2が付
加されたことを除き、他の部分の構成は従来と全く変わ
りはない。従って第2図においては出力アンプA゛の細
部等を図示はしていないが、第1図と同一符号を附した
部分は同一構成であることを示す。
次に本実施例の動作について説明する。
まず転送部Tより転送される電荷量が小さいときは、前
述の如く検出感度を高くするため蓄積容量Cは小さいこ
とが望ましい。従って第1及び第2のゲートに印加する
電圧を低く (闇値電圧以下に)して、浮遊拡散層FD
、、FD2間及び、浮遊拡散層FD2’、FD3間を導
通させず、浮遊拡散層FD、のみを動作させる。この場
合、出力電圧■oは浮遊拡散層FD、の蓄積容量を01
とすると、 V 0 0cQ s / C、−−@ となる。
転送電荷量Qsが大きく第1の浮遊拡散層FD。
のみでは出力が飽和するようならば、第1のゲー) F
 D G +の印加電圧を高く (闇値電圧以上に)し
て浮遊拡散層FD、、FD2間を導通せしめ、第2の浮
遊拡散層FD2にも電荷を蓄積せしめる。
このようにすると第2の浮遊拡散層FD2の蓄積容量C
2が前記C1に並列に接続されて蓄積容量が大きくなり
、出力電圧■。は、 VoocQs/ (C,+C2)  ・・・・・・■と
なって、出力電圧voの飽和点が上昇する。
転送電荷量が更に大きいときは第2のゲー1−FDG2
の印加電圧を高くして第3の浮遊拡散層FD3を動作さ
せ、その蓄積容量C3を付加する。
このように本実施例では、転送電荷量Qsに応じて第1
及び第2のゲートF D G+ ’+  F D G2
に印加する電圧を制御し、動作させる浮遊拡散層の数を
選択することにより、転送電荷量QSに応じてダイナミ
ックレンジを拡大または縮小することが出来る。
第3図は本発明の他の実施例を示す要部断面図である。
本実施例においても入力部I、転送部T及び出力アンプ
A゛は従来と何ら変わるところはないので、本発明の要
部である浮遊拡散層の部分のみを示しである。
本実施例は第1及び第2のゲートの閾値電圧を異ならし
めることにより、制御電圧を単一化した例である。即ち
前記一実施例では第1及び第2のゲー)FDGI 、F
DG2をそれぞれ独立して制御する必要があり、従って
両者に対して別個の配線を設けねばならなかった。これ
に対し本実施例では第1のゲー)FDG、の閾値電圧を
第2のゲートFDG2のそれよりも低くしておくことに
より、両者を共通の制御線3に接続し、印加電圧を選択
することによって動作せしめる浮遊拡散層の数を選択す
ることが可能である。
以下本実施例の構成について説明する。
本実施例においてはp型St基板1の不純物濃度を例え
ば1015 (cm’)、第1〜第3の浮遊拡散層F 
D、〜FD3を形成する際のイオン注入のドーズ量を1
 O20CCm−2)とし、更に第1のゲートFDG、
直下部4に対し、燐(P)を1012(1012(、第
2のゲートFDG2の直下部5に対してボロン(B)を
1012 〔Cm−2〕程度イオン注入をおこなう。
このようにして本実施例のCODを作成することにより
、第1のゲー1−FDCI の闇値電圧を第2のゲート
FDG2のそれよりも高くすることが出来る。従って両
者を同一の制御線3に接続し、この制御線3を介して印
加する制御電圧を、第1のゲー) F D G +の闇
値電圧よりも低くすれば第1の浮遊拡散層FD、のみを
、第1及び第2のゲートFDG+ 、FDG2の闇値電
圧の中間とすれば第1及び第2の浮遊拡散層FD、及び
FD2の2つを、また第2のゲー) F D G 2の
闇値電圧より高くすれば全部の浮遊拡散層FD、〜FD
3を動作させることが出来る。
従って本実施例によれば、前述の一実施例と同様の効果
を有するのみならず、COD素子の構成及びこれを実際
に使用する際の制御回路の構成が簡単化されるという利
点がある。
なお上記2つの実施例では浮遊拡散層を3個設けた例を
示して説明したが、浮遊拡散層の数は3個に限定される
ものではなく、適宜選択して良いことは特に説明するま
でもない。
また上記2つの実施例では、3個の浮遊拡散層FD、〜
FD3と第1、第2のゲートFDGI 。
FDG2とでMIS型FETを構成せしめたことにより
、第1.第2のゲートFDG、、FDG2を、転送部T
より転送される電荷を収容するための浮遊拡散層の選択
手段とした例を説明した。しかしこの選択手段としては
上記2つの実施例に限定されることなく、他の手段を用
いても良いことも特に言う必要は無いであろう。
(f)  発明の詳細 な説明した如く本実施例により、出方アンプの検出感度
を低下させることなく、ダイナミックレンジを大きくし
得るCCDが提供される。
【図面の簡単な説明】
第1図は従来のCODを説明するための図、第2図及び
第3図は本発明の一実施例及び他の実施例の要部を模式
的に示す断面図である。 図において、lはCOD素子、2は半導体基板、Aは出
力部、A′は出力アンプ、■は入力部、Tは転送部、F
D、〜FD3は浮遊拡散層、FDGl、FDG2は第1
及び第2のゲート、voは出力電圧を示す。 −& 第 1 図 第2図 第3図 −漠A−

Claims (1)

    【特許請求の範囲】
  1. 入力部と転送部と出力部とを有してなり、前記出力部に
    前記転送部から転送された電荷を蓄積するための浮遊拡
    散層と該浮遊拡散層に蓄積された電荷量に対応して発生
    せる出力電圧を検知するための出力アンプとが設けられ
    た構成において、前記出力部に、浮遊拡散層を少なくと
    も2個備えると共に、該少なくとも2個の浮遊拡散層の
    うちより、前記転送部から転送された電荷を蓄積せしめ
    る浮遊拡散層を少なくとも1個選択するための選択手段
    が付設されたことを特徴とする電荷結合装置。
JP57164344A 1982-09-20 1982-09-20 電荷結合装置 Pending JPS5952877A (ja)

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JP57164344A JPS5952877A (ja) 1982-09-20 1982-09-20 電荷結合装置

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JP57164344A JPS5952877A (ja) 1982-09-20 1982-09-20 電荷結合装置

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JP57164344A Pending JPS5952877A (ja) 1982-09-20 1982-09-20 電荷結合装置

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60196130A (ja) * 1984-03-19 1985-10-04 株式会社同和 植物育成方法およびその装置
US6310369B1 (en) 1992-03-04 2001-10-30 Sony Corporation Charge-to-voltage converter with adjustable conversion factor

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60196130A (ja) * 1984-03-19 1985-10-04 株式会社同和 植物育成方法およびその装置
JPH0236210B2 (ja) * 1984-03-19 1990-08-16 Dowa Co
US6310369B1 (en) 1992-03-04 2001-10-30 Sony Corporation Charge-to-voltage converter with adjustable conversion factor

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