JPS5950943B2 - 電子部品の動作試験回路 - Google Patents
電子部品の動作試験回路Info
- Publication number
- JPS5950943B2 JPS5950943B2 JP53152002A JP15200278A JPS5950943B2 JP S5950943 B2 JPS5950943 B2 JP S5950943B2 JP 53152002 A JP53152002 A JP 53152002A JP 15200278 A JP15200278 A JP 15200278A JP S5950943 B2 JPS5950943 B2 JP S5950943B2
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- Testing Of Individual Semiconductor Devices (AREA)
Description
【発明の詳細な説明】
本発明は集積回路等複数の出力を有する電子部品の動作
試験をより簡便に行なえる如き試験回路に関するもので
ある。
試験をより簡便に行なえる如き試験回路に関するもので
ある。
従来集積回路（以下ＩＣと略称する）の動作試験の有効
な方法である良品と被試験ＩＣとの比較方法に於ては、
良品と被試験ＩＣとに同一の入力信号を加え、各出力信
号をゲートによつて組まれた一致回路に入力し、その出
力信号を判定回路によつて判定し良否の判別を行なつて
いた。
な方法である良品と被試験ＩＣとの比較方法に於ては、
良品と被試験ＩＣとに同一の入力信号を加え、各出力信
号をゲートによつて組まれた一致回路に入力し、その出
力信号を判定回路によつて判定し良否の判別を行なつて
いた。
しかしながらこの方法ではＩＣの出力数に対応する数の
一致回路が必要であり、価格上及び配線の繁雑等問題が
ある。
一致回路が必要であり、価格上及び配線の繁雑等問題が
ある。
又、一致回路等の比較部に於てゲートを用いている為、
そのゲートの信頼性によつて動作試験回路自体の信頼性
が決つてしまうと同時に測定スピードの点に於てもゲー
トの性能により制限を受けてしまう等の難点がある。更
に被試験ＩＣのどの出力が、どんな出力状態で不良なの
かを確認するのが困難であるといつた欠点をも有する。
本発明は上述の如−き従来の回路に存する欠点を改良し
より簡便な動作試験が可能な回路を提供する事を目的と
して考えられたものであり、その要旨は、複数の出力を
有する標準部品と被試験部品Ｊの対応する出力相互をそ
れぞれ接続するに当り前記各部品のそれぞれの出力にバ
ッファゲートを設け、該バッファゲートの出力相互を向
を異にして並列接続した可視発光ダイオードを介してそ
れぞれ接続し、前記各部品の電源端子を電源に接続５し
、前記バッファゲートの各電源端子を標準抵抗を介して
供給電圧が与えられる様に前記電源に接続する構成とし
、前記標準抵抗の両端に生ずる電圧レベルの変化及び前
記可視発光ダイオードの発光状況を観察する事により被
試験部品の良否を判定する事を特徴とする電子部品の動
作試験回路である。
そのゲートの信頼性によつて動作試験回路自体の信頼性
が決つてしまうと同時に測定スピードの点に於てもゲー
トの性能により制限を受けてしまう等の難点がある。更
に被試験ＩＣのどの出力が、どんな出力状態で不良なの
かを確認するのが困難であるといつた欠点をも有する。
本発明は上述の如−き従来の回路に存する欠点を改良し
より簡便な動作試験が可能な回路を提供する事を目的と
して考えられたものであり、その要旨は、複数の出力を
有する標準部品と被試験部品Ｊの対応する出力相互をそ
れぞれ接続するに当り前記各部品のそれぞれの出力にバ
ッファゲートを設け、該バッファゲートの出力相互を向
を異にして並列接続した可視発光ダイオードを介してそ
れぞれ接続し、前記各部品の電源端子を電源に接続５し
、前記バッファゲートの各電源端子を標準抵抗を介して
供給電圧が与えられる様に前記電源に接続する構成とし
、前記標準抵抗の両端に生ずる電圧レベルの変化及び前
記可視発光ダイオードの発光状況を観察する事により被
試験部品の良否を判定する事を特徴とする電子部品の動
作試験回路である。
以下本発明を図面に従い詳説すると、第１図は本発明の
一実施例を示す動作試験回路図であり、複数の出力を有
する標準部品として半導体集積回路（以下１Ｃと略称す
る）を用いた例である。
一実施例を示す動作試験回路図であり、複数の出力を有
する標準部品として半導体集積回路（以下１Ｃと略称す
る）を用いた例である。
同１図に於て動作制御入力信号発生回路１の出力は、そ
の出力が標準１Ｃ２と被試験１Ｃ３の入力端子１Ｎ及び
ＩＮ″に同一に与えられる様に接続される。又、各々の
前記１Ｃ２及び３の対応する各出力０ｕｔ１対０ｕｔ丁
，Ｏｕｔ２対０ｕｔ２″及びｏｕｔｎ対０ｕｔｎ″は出
力相互をそれぞれ接続するに際し、前記各出力Ｏｕｔ１
，Ｏｕｔ２・・・０ｕｔｎ及びｏｕｔ丁，０ｕｔ２″・
・・ｏｕｔｎ″を一旦バツフアゲート６ａ， ６ｂ・・
・６″ｎ及び６″ａ，６″ｂ・・・６″ｎに入力し、そ
の出力相互を、向きを異にして並列接続した可視発光ダ
イオード例えば赤色ＬＥＤ４及び５を介して接続する。
又、前記標準１Ｃ２の電源端子Ｖ及び被試験１Ｃ３の電
源端子Ｖ″は電源Ｐに接続し、更に前記バツフアゲート
６ａ， ６ｂ・・・６ｎ及び６″ａ， ６″ｂ・・・６
″ｎの電源端子７ａ， ７ｂ・・・７ｎ及び７″ａ，
７″ｂ・・・７″ｎは標準抵抗Ｒ５を介して供給電圧Ｐ
″（＝ＰＲ５・Ｉ）が与えられる様に前記電源Ｐに接続
される。この供給電圧Ｐ″を差動増巾器８の（ヘ）側入
力端子に接続する。更に差動増巾器８の（ト）側入力端
子には可変抵抗ｒにより調整して得た基準電圧Ｐ５を接
続する。差動増幅器８の出力は、レベル変換回路９へ、
レベル変換回路９の出力は判定回路１０へと接続され、
この判定回路１０の出力により被試験１Ｃ３の良否を判
別すると共に前記赤色ＬＥＤ４及び５によつても良否を
判別するものである。さて第１図に示した本発明の動作
試験回路の動作を第２図で説明する。
の出力が標準１Ｃ２と被試験１Ｃ３の入力端子１Ｎ及び
ＩＮ″に同一に与えられる様に接続される。又、各々の
前記１Ｃ２及び３の対応する各出力０ｕｔ１対０ｕｔ丁
，Ｏｕｔ２対０ｕｔ２″及びｏｕｔｎ対０ｕｔｎ″は出
力相互をそれぞれ接続するに際し、前記各出力Ｏｕｔ１
，Ｏｕｔ２・・・０ｕｔｎ及びｏｕｔ丁，０ｕｔ２″・
・・ｏｕｔｎ″を一旦バツフアゲート６ａ， ６ｂ・・
・６″ｎ及び６″ａ，６″ｂ・・・６″ｎに入力し、そ
の出力相互を、向きを異にして並列接続した可視発光ダ
イオード例えば赤色ＬＥＤ４及び５を介して接続する。
又、前記標準１Ｃ２の電源端子Ｖ及び被試験１Ｃ３の電
源端子Ｖ″は電源Ｐに接続し、更に前記バツフアゲート
６ａ， ６ｂ・・・６ｎ及び６″ａ， ６″ｂ・・・６
″ｎの電源端子７ａ， ７ｂ・・・７ｎ及び７″ａ，
７″ｂ・・・７″ｎは標準抵抗Ｒ５を介して供給電圧Ｐ
″（＝ＰＲ５・Ｉ）が与えられる様に前記電源Ｐに接続
される。この供給電圧Ｐ″を差動増巾器８の（ヘ）側入
力端子に接続する。更に差動増巾器８の（ト）側入力端
子には可変抵抗ｒにより調整して得た基準電圧Ｐ５を接
続する。差動増幅器８の出力は、レベル変換回路９へ、
レベル変換回路９の出力は判定回路１０へと接続され、
この判定回路１０の出力により被試験１Ｃ３の良否を判
別すると共に前記赤色ＬＥＤ４及び５によつても良否を
判別するものである。さて第１図に示した本発明の動作
試験回路の動作を第２図で説明する。
第２図は標準１Ｃ２及び被試験１Ｃ３として相補形ＭＯ
ＳＩＣ（以下ＣＭＯＳＩＣと略称する）を用い、且つバ
ツフアゲート６ａ及び６″ａとしてＣ−ＭＯＳＩＣを用
いた例であり、図面及び説明を簡単にする為に１つの出
力・についてのみ図示し説明する。今被試験Ｃ−ＭＯＳ
ＩＣ３″が正規の動作をする場合（良品であ名場合）を
考えてみると、標準ｃ一ＭＯＳＩＣ２″と被試験Ｃ−Ｍ
ＯＳＩＣ３″は同一の動作をするものとみなして良いか
ら、各Ｃ−ＭＯＳＩＣ２″及び゛３″の出力０Ｕｔ１及
び゛ｏｕｔ丁の出力論理レべルは通常゜゛Ｈ゛又ぱ“Ｌ
゛レベルである。
ＳＩＣ（以下ＣＭＯＳＩＣと略称する）を用い、且つバ
ツフアゲート６ａ及び６″ａとしてＣ−ＭＯＳＩＣを用
いた例であり、図面及び説明を簡単にする為に１つの出
力・についてのみ図示し説明する。今被試験Ｃ−ＭＯＳ
ＩＣ３″が正規の動作をする場合（良品であ名場合）を
考えてみると、標準ｃ一ＭＯＳＩＣ２″と被試験Ｃ−Ｍ
ＯＳＩＣ３″は同一の動作をするものとみなして良いか
ら、各Ｃ−ＭＯＳＩＣ２″及び゛３″の出力０Ｕｔ１及
び゛ｏｕｔ丁の出力論理レべルは通常゜゛Ｈ゛又ぱ“Ｌ
゛レベルである。
まず０Ｕｔ１及びｏｕｔ丁の出力論理レベルが共に゜“
Ｌ゛レべルである場合について説明すると、バツフアゲ
ート６ａ（７）Ｐチヤンネルトランジスタ２Ｐ及びＮチ
ヤンネルトランジスタ３ＮがＯＮ状態となり、Ｎチヤン
ネルトランジスタ２Ｎ及びＰチヤンネルトランジスタ３
ＰがＯＦＦ状態となる為、出力ＡノはＯＮ状態であるＮ
チヤンネルトランジスタ３Ｎによつて゜“Ｌ゛レベルと
なる。この時、被試，験Ｃ−ＭＯＳＩＣ３″側のバツフ
アゲート６′ａ（７）Ｐチヤンネルトランジスタ４Ｐ及
びＮチヤンネルトランジスタ５ＮがＯＮ状態となり、Ｎ
チヤンネルトランジスタ４Ｎ及びＰチヤンネルトランジ
スタ５ＰがＯＦＦ状態となる為、出力ＢはＯＮ状態であ
るＮチヤンネルトランジスタ５Ｎによつて“Ｌ゛レべル
即ちＧＮＤレベルとなる。従つて供給電圧Ｐ″とは完全
に分離されるので供給電流１は流れないとみなして良い
。一方０ｕｔ１及びｏｕｔ丁の出力論理レベルが共に“
゜Ｈ゛レベルである場合は、バツフアゲート６ａのＮチ
ヤンネルトランジスタ２Ｎ及びＰチヤンネルトランジス
タ３ＰがＯＮ状態となり、Ｐチヤンネルトランジスタ２
Ｐ及びＮチヤンネルトランジスタ３ＮがＯＦＦ状態とな
る為、出力ＡはＯＮ状態であるＰチヤンネルトランジス
タ３Ｐによつて゜゜Ｈ゛レベル、即ち供給電圧Ｐ″レベ
ルとなる。
Ｌ゛レべルである場合について説明すると、バツフアゲ
ート６ａ（７）Ｐチヤンネルトランジスタ２Ｐ及びＮチ
ヤンネルトランジスタ３ＮがＯＮ状態となり、Ｎチヤン
ネルトランジスタ２Ｎ及びＰチヤンネルトランジスタ３
ＰがＯＦＦ状態となる為、出力ＡノはＯＮ状態であるＮ
チヤンネルトランジスタ３Ｎによつて゜“Ｌ゛レベルと
なる。この時、被試，験Ｃ−ＭＯＳＩＣ３″側のバツフ
アゲート６′ａ（７）Ｐチヤンネルトランジスタ４Ｐ及
びＮチヤンネルトランジスタ５ＮがＯＮ状態となり、Ｎ
チヤンネルトランジスタ４Ｎ及びＰチヤンネルトランジ
スタ５ＰがＯＦＦ状態となる為、出力ＢはＯＮ状態であ
るＮチヤンネルトランジスタ５Ｎによつて“Ｌ゛レべル
即ちＧＮＤレベルとなる。従つて供給電圧Ｐ″とは完全
に分離されるので供給電流１は流れないとみなして良い
。一方０ｕｔ１及びｏｕｔ丁の出力論理レベルが共に“
゜Ｈ゛レベルである場合は、バツフアゲート６ａのＮチ
ヤンネルトランジスタ２Ｎ及びＰチヤンネルトランジス
タ３ＰがＯＮ状態となり、Ｐチヤンネルトランジスタ２
Ｐ及びＮチヤンネルトランジスタ３ＮがＯＦＦ状態とな
る為、出力ＡはＯＮ状態であるＰチヤンネルトランジス
タ３Ｐによつて゜゜Ｈ゛レベル、即ち供給電圧Ｐ″レベ
ルとなる。
この時被試験Ｃ−ＭＯＳＩＣ３″側のバツフアゲート６
″ａ（７）Ｎチヤンネルトランジスタ４Ｎ及びＰチヤン
ネルトランジスタ５ＰがＯＮ状態となり、Ｐチヤンネル
トランジスタ４Ｐ及びＮチヤンネルトランジスタ５Ｎが
ＯＦＦ状態となる為、出力ＢはＯＮ状態であるＰチヤン
ネルトランジスタ５Ｐによつて゜“Ｈ゛レベル、即ち供
給電圧Ｐ′Ｌ／′べルとなる。つまり、ＧＮＤレベルと
は完全に分離されるので供給電流１は流れないとみなし
て良い。従つて被試験Ｃ−ＭＯＳＩＣ３″が標準Ｃ−Ｍ
ＯＳＩＣ２″と同一動作をする時、換言すれば被試験Ｃ
ーＭＯＳＩＣ３″が良品であれば供給電流１は流れず各
赤色ＬＥＤ４及び５は点灯せず又差動増幅器８も標準抵
抗Ｒ５の両端に生ずる電圧レベルの変化が定められた関
係、例えばＰ″〉Ｐ５（良品）、Ｐ″〈Ｐｓ（不良品）
としておけば、供給電流１−０であるから標準抵抗Ｒ，
の両端の電圧降下Ｒ８・ＩもほぼＯ■となり、よつて供
給電圧Ｐ″は電源電圧Ｐと等しくなりＰ″〉Ｐ，という
定められた良品条件となる為、レベル変換回路９及び判
定回路１０もこれに沿つて定められた良品条件に設定し
てあるから（詳細は後述する）良品の判定出力を出す。
″ａ（７）Ｎチヤンネルトランジスタ４Ｎ及びＰチヤン
ネルトランジスタ５ＰがＯＮ状態となり、Ｐチヤンネル
トランジスタ４Ｐ及びＮチヤンネルトランジスタ５Ｎが
ＯＦＦ状態となる為、出力ＢはＯＮ状態であるＰチヤン
ネルトランジスタ５Ｐによつて゜“Ｈ゛レベル、即ち供
給電圧Ｐ′Ｌ／′べルとなる。つまり、ＧＮＤレベルと
は完全に分離されるので供給電流１は流れないとみなし
て良い。従つて被試験Ｃ−ＭＯＳＩＣ３″が標準Ｃ−Ｍ
ＯＳＩＣ２″と同一動作をする時、換言すれば被試験Ｃ
ーＭＯＳＩＣ３″が良品であれば供給電流１は流れず各
赤色ＬＥＤ４及び５は点灯せず又差動増幅器８も標準抵
抗Ｒ５の両端に生ずる電圧レベルの変化が定められた関
係、例えばＰ″〉Ｐ５（良品）、Ｐ″〈Ｐｓ（不良品）
としておけば、供給電流１−０であるから標準抵抗Ｒ，
の両端の電圧降下Ｒ８・ＩもほぼＯ■となり、よつて供
給電圧Ｐ″は電源電圧Ｐと等しくなりＰ″〉Ｐ，という
定められた良品条件となる為、レベル変換回路９及び判
定回路１０もこれに沿つて定められた良品条件に設定し
てあるから（詳細は後述する）良品の判定出力を出す。
次に標準Ｃ−ＭＯＳＩＣ２″に対し被試験ＣＭＯＳＩＣ
３″が異なつた動作をした場合（不良品である場合）に
ついて説明すると、標準ＣーＭＯＳＩＣ２″の出力０ｕ
ｔ１の論理レベル゜“Ｈ゛（又は“゜Ｌ゛）に対して被
試験Ｃ−ＭＯＳＩＣ３″の出力ｏｕｔ丁は“Ｌ゛（又は
“゜Ｈ゛）レベノレであるから、例えば標準Ｃ−ＭＯＳ
ＩＣ２″の出力０Ｕｔ１を“Ｈ”、被試１験Ｃ−ＭＯＳ
ＩＣ３″の出力０ｕｔ丁を゜“Ｌ゛とした場合、標準Ｃ
−ＭＯＳＩＣ２″のバツフアゲート６ａ（７）Ｎチヤン
ネルトランジスタ２Ｎ及びＰチヤンネルトランジスタ３
ＰがＯＮ状態となり、Ｐチヤンネルトランジスタ２Ｐ及
びＮチヤンネルトランジスタ３ＮがＯＦＦ状態となる為
出力ＡはＯＮ状態であるＰチヤンネルトランジスタ３Ｐ
によつて″Ｈ゛レベル即ち供給電圧Ｐ′Ｌ／′べルとな
る。
３″が異なつた動作をした場合（不良品である場合）に
ついて説明すると、標準ＣーＭＯＳＩＣ２″の出力０ｕ
ｔ１の論理レベル゜“Ｈ゛（又は“゜Ｌ゛）に対して被
試験Ｃ−ＭＯＳＩＣ３″の出力ｏｕｔ丁は“Ｌ゛（又は
“゜Ｈ゛）レベノレであるから、例えば標準Ｃ−ＭＯＳ
ＩＣ２″の出力０Ｕｔ１を“Ｈ”、被試１験Ｃ−ＭＯＳ
ＩＣ３″の出力０ｕｔ丁を゜“Ｌ゛とした場合、標準Ｃ
−ＭＯＳＩＣ２″のバツフアゲート６ａ（７）Ｎチヤン
ネルトランジスタ２Ｎ及びＰチヤンネルトランジスタ３
ＰがＯＮ状態となり、Ｐチヤンネルトランジスタ２Ｐ及
びＮチヤンネルトランジスタ３ＮがＯＦＦ状態となる為
出力ＡはＯＮ状態であるＰチヤンネルトランジスタ３Ｐ
によつて″Ｈ゛レベル即ち供給電圧Ｐ′Ｌ／′べルとな
る。
この時被試験Ｃ−ＭＯＳＩＣ３″の出力０ｕｔ亡よ“Ｌ
゛レベルであるから前記Ｃ−ＭＯＳＩＣ３″側のバツフ
アゲート６″ａ（１７）Ｐチヤンネルトランジスタ４Ｐ
及びＮチヤンネルトランジスタ５ＮがＯＮ状態となり、
Ｎチヤンネルトランジスタ４Ｎ及びＰチヤンネルトラン
ジスタ５ＰがＯＦＦ状態となる為、出力ＢはＯＮ状態で
あるＮチヤンネルトランジスタ５Ｎによつて゜“Ｌ゛レ
ベル、即ちＧＮＤレベルとなり、結局Ｐ−）Ｒ，→３Ｐ
−）Ａ→５→Ｂ→５Ｎ→ＧＮＤという経路により供給電
流１が流れ赤色ＬＥＤ５が点灯する。この時赤色ＬＥＤ
４はその力ソードに“゜Ｈ゛レベルが与えられるからカ
ツトオフとなり点灯しない。又標準Ｃ−ＭＯＳＩＣ２″
が“Ｌ゛レベルで被試験Ｃ−ＭＯＳＩＣ３′が“Ｈ゛レ
ベルの時はＰ→Ｒ５→５Ｐ−）Ｂ→４→Ａ→３Ｎ−）Ｇ
ＮＤという経路により供給電流１が流れ赤色ＬＥＤ４が
点灯する。
゛レベルであるから前記Ｃ−ＭＯＳＩＣ３″側のバツフ
アゲート６″ａ（１７）Ｐチヤンネルトランジスタ４Ｐ
及びＮチヤンネルトランジスタ５ＮがＯＮ状態となり、
Ｎチヤンネルトランジスタ４Ｎ及びＰチヤンネルトラン
ジスタ５ＰがＯＦＦ状態となる為、出力ＢはＯＮ状態で
あるＮチヤンネルトランジスタ５Ｎによつて゜“Ｌ゛レ
ベル、即ちＧＮＤレベルとなり、結局Ｐ−）Ｒ，→３Ｐ
−）Ａ→５→Ｂ→５Ｎ→ＧＮＤという経路により供給電
流１が流れ赤色ＬＥＤ５が点灯する。この時赤色ＬＥＤ
４はその力ソードに“゜Ｈ゛レベルが与えられるからカ
ツトオフとなり点灯しない。又標準Ｃ−ＭＯＳＩＣ２″
が“Ｌ゛レベルで被試験Ｃ−ＭＯＳＩＣ３′が“Ｈ゛レ
ベルの時はＰ→Ｒ５→５Ｐ−）Ｂ→４→Ａ→３Ｎ−）Ｇ
ＮＤという経路により供給電流１が流れ赤色ＬＥＤ４が
点灯する。
一方差動増幅器８、レベル交換回路９及び判定回路１０
から成る判別回路に於ては、供給電流１が流れることに
より、この供給電流１を標準抵抗Ｒ５により検出し、差
動増幅器８を作動させるものであるが、該増幅器８の日
側入力端子には、供ノ給電流１が流れると、電源電圧Ｐ
よりＲ５・Ｉの電圧降下分を引いた値の電圧、即ち供給
電圧Ｐ″が入力される構成となつており、又（ト）側入
力端子には可変抵抗ｒにより電源電圧Ｐに対しマイナス
数％の余裕をみた基準電圧Ｐ５が入力される様に接続し
てある。
から成る判別回路に於ては、供給電流１が流れることに
より、この供給電流１を標準抵抗Ｒ５により検出し、差
動増幅器８を作動させるものであるが、該増幅器８の日
側入力端子には、供ノ給電流１が流れると、電源電圧Ｐ
よりＲ５・Ｉの電圧降下分を引いた値の電圧、即ち供給
電圧Ｐ″が入力される構成となつており、又（ト）側入
力端子には可変抵抗ｒにより電源電圧Ｐに対しマイナス
数％の余裕をみた基準電圧Ｐ５が入力される様に接続し
てある。
この時更に基準電圧Ｐｓは被試験ＣＭＯＳＩＣ３″が良
品の時はＰ″〉Ｐ５で不良品の時はＰ″くＰｓとなる様
に設定してあるから、供給電流１≠０であるこの時は、
標準抵抗Ｒ５の両端の電圧降下もＲ，・Ｉ≠０となり供
給電圧Ｐ″は基準電圧Ｐ５よりも小（Ｐ″くＰ５）とな
り、差動増幅器８は（ト）側に動作する。レベル変換回
路９は差動増幅器８の出力、即ち（ト）レベルの信号を
受けると論理レベル゜“Ｈ゛に変換して出力する。更に
判定回路１０は、レベル変換回路９の出力“Ｈ゛を受け
て、不良品である事の判定信号として論理レベル“゜Ｈ
”を出力する。以上説明した様に本発明の動作試験回路
は、被試験Ｃ−ＭＯＳＩＣの全出力の総合判定を標準抵
抗、可変抵抗、差動増幅器、レベル変換回路及び判定回
路から成る判別回路で行い且つ、各出力のうち、どの出
力がどの様な状態で不良なのか（“Ｈ゛レベル又は“Ｌ
゛レベルで不良なのカりを可視発光ダイオードの点灯で
局部的に判明させることが出来得る。
品の時はＰ″〉Ｐ５で不良品の時はＰ″くＰｓとなる様
に設定してあるから、供給電流１≠０であるこの時は、
標準抵抗Ｒ５の両端の電圧降下もＲ，・Ｉ≠０となり供
給電圧Ｐ″は基準電圧Ｐ５よりも小（Ｐ″くＰ５）とな
り、差動増幅器８は（ト）側に動作する。レベル変換回
路９は差動増幅器８の出力、即ち（ト）レベルの信号を
受けると論理レベル゜“Ｈ゛に変換して出力する。更に
判定回路１０は、レベル変換回路９の出力“Ｈ゛を受け
て、不良品である事の判定信号として論理レベル“゜Ｈ
”を出力する。以上説明した様に本発明の動作試験回路
は、被試験Ｃ−ＭＯＳＩＣの全出力の総合判定を標準抵
抗、可変抵抗、差動増幅器、レベル変換回路及び判定回
路から成る判別回路で行い且つ、各出力のうち、どの出
力がどの様な状態で不良なのか（“Ｈ゛レベル又は“Ｌ
゛レベルで不良なのカりを可視発光ダイオードの点灯で
局部的に判明させることが出来得る。
又バツフアゲートの導入により、特に被試験Ｃ−ＭＯＳ
ＩＣが開放状態である時（供給電流１＝Ｏ）に起り得る
良品判定を防止できる。尚本発明に係る動作試験回路は
主としてＣ−ＭＯＳＩＣを例に挙げ説明したが、これに
限定されるものではなく、他のＩＣやプリント回路基板
等出力の多数ある電子部品に用いても多大な効果を発揮
することができ得る。
ＩＣが開放状態である時（供給電流１＝Ｏ）に起り得る
良品判定を防止できる。尚本発明に係る動作試験回路は
主としてＣ−ＭＯＳＩＣを例に挙げ説明したが、これに
限定されるものではなく、他のＩＣやプリント回路基板
等出力の多数ある電子部品に用いても多大な効果を発揮
することができ得る。
第１図は本発明の一実施例を示す電子部品の動作試験回
路図であり、第２図は第１図に基づく動作試験回路の動
作説明図であると共に被試験電子部品としてＣ−ＭＯＳ
ＩＣを用いた例図でもある。 １・・・・・・動作制御入力信号発生回路、２・・・・
・・標準ＩＣ、３・・・・・・被試験１Ｃ、４， ５・
・・・・・可視発光ダイオード、６ａ，６ｂ，６ｎ，６
″ａ，６″ｂ，６″ｎ・・・・・・バツフアゲート、８
・・・・・・差動増幅器、９・・・・・ルベル変換回路
、１０・・・・・・判定回路。
路図であり、第２図は第１図に基づく動作試験回路の動
作説明図であると共に被試験電子部品としてＣ−ＭＯＳ
ＩＣを用いた例図でもある。 １・・・・・・動作制御入力信号発生回路、２・・・・
・・標準ＩＣ、３・・・・・・被試験１Ｃ、４， ５・
・・・・・可視発光ダイオード、６ａ，６ｂ，６ｎ，６
″ａ，６″ｂ，６″ｎ・・・・・・バツフアゲート、８
・・・・・・差動増幅器、９・・・・・ルベル変換回路
、１０・・・・・・判定回路。
Claims (1)
- １ 複数の出力を有する標準部品と被試験部品の対応す
る出力相互を接続するに当り、前記標準部品及び前記被
試験部品の各出力を一旦出力毎に設けたバッファゲート
の入力に接続し、その対応するバッファゲートの出力相
互を、向を異にして並列接続した可視発光ダイオードを
介してそれぞれ接続し、前記各部品の電源端子を電源に
接続し、前記バッファゲートの各電源端子を標準抵抗を
介して供給電圧が与えられる様に前記電源に接続する構
成とし、前記各部品の入力端子に同一入力信号を与え、
前記標準抵抗の両端に生ずる電圧レベルの変化を検出す
ることにより前記被試験部品の総合出力結果を、前記可
視発光ダイオードの発光状況により前記被試験部品の個
別出力結果をそれぞれ判定する事を特徴とする電子部品
の動作試験回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53152002A JPS5950943B2 (ja) | 1978-12-11 | 1978-12-11 | 電子部品の動作試験回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53152002A JPS5950943B2 (ja) | 1978-12-11 | 1978-12-11 | 電子部品の動作試験回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50075448A Division JPS52176A (en) | 1975-06-23 | 1975-06-23 | Electronic part operational testing circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5499569A JPS5499569A (en) | 1979-08-06 |
| JPS5950943B2 true JPS5950943B2 (ja) | 1984-12-11 |
Family
ID=15530911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53152002A Expired JPS5950943B2 (ja) | 1978-12-11 | 1978-12-11 | 電子部品の動作試験回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5950943B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2656932B1 (fr) * | 1990-01-09 | 1992-05-07 | Sgs Thomson Microelectronics | Circuit de mesure du courant dans un transistor mos de puissance. |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS496422A (ja) * | 1972-02-14 | 1974-01-21 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4996979U (ja) * | 1972-12-13 | 1974-08-21 |
-
1978
- 1978-12-11 JP JP53152002A patent/JPS5950943B2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS496422A (ja) * | 1972-02-14 | 1974-01-21 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5499569A (en) | 1979-08-06 |
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