JPS5950109B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPS5950109B2 JPS5950109B2 JP51082692A JP8269276A JPS5950109B2 JP S5950109 B2 JPS5950109 B2 JP S5950109B2 JP 51082692 A JP51082692 A JP 51082692A JP 8269276 A JP8269276 A JP 8269276A JP S5950109 B2 JPS5950109 B2 JP S5950109B2
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- emitter
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Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/732—Vertical transistors
- H01L29/7325—Vertical transistors having an emitter-base junction leaving at a main surface and a base-collector junction leaving at a peripheral surface of the body, e.g. mesa planar transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0804—Emitter regions of bipolar transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Bipolar Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】
本発明は、複合トランジスタ、特にダーリントン接続さ
れた２つのトランジスタを１つの半導体チップに組み込
んだ複合トランジスタの構造に関するものである。
れた２つのトランジスタを１つの半導体チップに組み込
んだ複合トランジスタの構造に関するものである。
スイッチング用のこの種複合トランジスタはその等価回
路を第１図に示すごとき構成をしていた。
路を第１図に示すごとき構成をしていた。
すなわち、電力用後段トランジスタ１００のベースと前
段トランジスタ２００のエミッタと、また後段トランジ
スタ１００と前段トランジスタ２００のコレクタ同志と
をそれぞれ接続したダーリントン接続回路を形成し、前
段トランジスタ１００のベースを複合トランジスタのベ
ース電極１、後段トランジスタ１００のエミッタを複合
トランジスタのエミッタ電極２、前段トランジスタ２０
０と後段トランジスタ１００とのそれぞれのコレクタの
接続点を複合トランジスタのコレクタ電極３となし、前
段トランジスタ２００のベース・エミッタ間に抵抗５を
接続し、後段トランジスタ１００のベース・エミッタ間
に抵抗６を接続した構成をしていた。これら抵抗５、６
はそれぞれ１〜２にΩ、５０〜２００Ωの値でスイッチ
ング速度の増大、発振の防止等の働きをしている。ダイ
オード４は素子の構成上不所望に形成されるものであり
、以下に詳細に説明する。第１図の複合トランジスタは
従来第２〜３図に示す如き構造で得られる。
段トランジスタ２００のエミッタと、また後段トランジ
スタ１００と前段トランジスタ２００のコレクタ同志と
をそれぞれ接続したダーリントン接続回路を形成し、前
段トランジスタ１００のベースを複合トランジスタのベ
ース電極１、後段トランジスタ１００のエミッタを複合
トランジスタのエミッタ電極２、前段トランジスタ２０
０と後段トランジスタ１００とのそれぞれのコレクタの
接続点を複合トランジスタのコレクタ電極３となし、前
段トランジスタ２００のベース・エミッタ間に抵抗５を
接続し、後段トランジスタ１００のベース・エミッタ間
に抵抗６を接続した構成をしていた。これら抵抗５、６
はそれぞれ１〜２にΩ、５０〜２００Ωの値でスイッチ
ング速度の増大、発振の防止等の働きをしている。ダイ
オード４は素子の構成上不所望に形成されるものであり
、以下に詳細に説明する。第１図の複合トランジスタは
従来第２〜３図に示す如き構造で得られる。
第２図は不純物拡散パターンの平面図、第３図は第２図
のＩＶ−ＩＶに於ける断面図であり、第３図ではさらに
配線層１６が形成されている。Ｎ型シリコン基板１１を
メサ状に形成し、メサ部にＰ型領域１２を不純物拡散に
よつて形成し、このＰ型領域１２に２つのＮ型領域１４
、１４′を形成している。これらＮ型領域１４、１４′
は、一方は前段トランジスタ２００’のエミッタ、他の
一方は後段トランジスタ１００のエミッタとして用い、
ベース・エミッタ接合面積を増大するために入り込んだ
形状となつている。表面は酸化膜１３で保護されており
、アルミニウム配線層１６で回路構成されている。とこ
ろで第１図の抵抗５はＰ型領域１２のＮ型領域１４の下
の部分の抵抗成分５’で形成される。
のＩＶ−ＩＶに於ける断面図であり、第３図ではさらに
配線層１６が形成されている。Ｎ型シリコン基板１１を
メサ状に形成し、メサ部にＰ型領域１２を不純物拡散に
よつて形成し、このＰ型領域１２に２つのＮ型領域１４
、１４′を形成している。これらＮ型領域１４、１４′
は、一方は前段トランジスタ２００’のエミッタ、他の
一方は後段トランジスタ１００のエミッタとして用い、
ベース・エミッタ接合面積を増大するために入り込んだ
形状となつている。表面は酸化膜１３で保護されており
、アルミニウム配線層１６で回路構成されている。とこ
ろで第１図の抵抗５はＰ型領域１２のＮ型領域１４の下
の部分の抵抗成分５’で形成される。
Ｎ型領域１４の凹部１５でアルミニウム層１６はＮ型領
域１４′とＰ型領域１２とを短絡している。この短絡部
のアルミニウム層１６とＮ型領ｊ域１４′の側壁との間
のＰ型領域１２の抵抗成分６’で第１図の抵抗６が形成
されている。一方、このアルミニウム層１６はＰ型領域
と接触しているため、後段トランジスタ１００のエミッ
ター ・コレクター間にはＮ型の基板１１とＰ型・領域
１２との接合によるダイオードが存することとなり、第
１図に示すように不所望なダイオード４を備えることと
なる。
域１４′とＰ型領域１２とを短絡している。この短絡部
のアルミニウム層１６とＮ型領ｊ域１４′の側壁との間
のＰ型領域１２の抵抗成分６’で第１図の抵抗６が形成
されている。一方、このアルミニウム層１６はＰ型領域
と接触しているため、後段トランジスタ１００のエミッ
ター ・コレクター間にはＮ型の基板１１とＰ型・領域
１２との接合によるダイオードが存することとなり、第
１図に示すように不所望なダイオード４を備えることと
なる。
このダイオード４は、複合トランジスタのコレクター・
エミツタ一間が逆方向にバイアスされた時、順方向にバ
イアスされることとなつて多大な電流が流れる。この順
方向電流はアルミニウム層１６のＰ型領域１２に短絡す
る微少面積部分に集中して流れるため、破壊されやすい
欠点がある。また電流容量を増大せしめるために、配線
層１６とエピタキシヤル層１２との接触面積を増加せし
めると、第１図の抵抗６の抵抗値が変化してしまう。本
発明の目的は複合トランジスタのコレクター・エミ・ソ
タ一間に形成されるダイオードの電流容量を増大．、し
、もつてこのダイオードの破壊による複合トランジスタ
の破壊を防ぐものである。
エミツタ一間が逆方向にバイアスされた時、順方向にバ
イアスされることとなつて多大な電流が流れる。この順
方向電流はアルミニウム層１６のＰ型領域１２に短絡す
る微少面積部分に集中して流れるため、破壊されやすい
欠点がある。また電流容量を増大せしめるために、配線
層１６とエピタキシヤル層１２との接触面積を増加せし
めると、第１図の抵抗６の抵抗値が変化してしまう。本
発明の目的は複合トランジスタのコレクター・エミ・ソ
タ一間に形成されるダイオードの電流容量を増大．、し
、もつてこのダイオードの破壊による複合トランジスタ
の破壊を防ぐものである。
本発明によれば、１つの半導体チツプ内にダーリントン
接続された２つのトランジスタを組み込んだ複合トラン
ジスタに於いて、後段トランジスタのエミツタ一領域に
ベース領域を入り込ませ、このベース領域はエミツタ一
領域表面で露出する複数の島領域を形成し、これらエミ
ツタ一領域表面および露出する島状ベース領域表面に互
いに接触する金属配線層を形成したことを特徴とする複
合トランジスタを得る。すなわち、本願発明によれば複
合トランジスタのコレクター・エミツタ一間に形成され
るダイオードはエミツタ領域内で広く分布して形成され
ることになるので、順方向電流は集中することなく広い
面積に渡つて流れることとなり許容電流容量が増大する
。
接続された２つのトランジスタを組み込んだ複合トラン
ジスタに於いて、後段トランジスタのエミツタ一領域に
ベース領域を入り込ませ、このベース領域はエミツタ一
領域表面で露出する複数の島領域を形成し、これらエミ
ツタ一領域表面および露出する島状ベース領域表面に互
いに接触する金属配線層を形成したことを特徴とする複
合トランジスタを得る。すなわち、本願発明によれば複
合トランジスタのコレクター・エミツタ一間に形成され
るダイオードはエミツタ領域内で広く分布して形成され
ることになるので、順方向電流は集中することなく広い
面積に渡つて流れることとなり許容電流容量が増大する
。
次に、第４および５図を参照して本願発明をその実施例
につき詳細に説明する。
につき詳細に説明する。
第５図は不純物拡散パターンの平面図を示す第１図のＶ
−Ｖに於ける断面図であり、さらに配線層２６が形成さ
れている。Ｎ型シリコン基板２１のメサ部上にＰ型層２
２を有し、おのＰ型層２２内にはエミツタとなるＮ型領
域２４，２４″が拡散形成されている。Ｎ型領域２４″
には複数のＰ型の割り込み領域２７が領域２４″表面に
均等に分布している。この割り込み領域２７はＰ型層２
２に連続していて、Ｐ型層２２と共に後段トランジスタ
１００（第１図）のベースを形成している。一方、Ｎ型
領域２４、Ｐ型層２２、基板２１はそれぞれ前段トラン
ジスタ２００のエミツタ、ベース、コレクタ領域として
作用し、Ｐ型層２２には入力端子１につながる配線層２
２が装着され、Ｎ型領域２４とＰ型層２２とは配線層２
９で連結されている。
−Ｖに於ける断面図であり、さらに配線層２６が形成さ
れている。Ｎ型シリコン基板２１のメサ部上にＰ型層２
２を有し、おのＰ型層２２内にはエミツタとなるＮ型領
域２４，２４″が拡散形成されている。Ｎ型領域２４″
には複数のＰ型の割り込み領域２７が領域２４″表面に
均等に分布している。この割り込み領域２７はＰ型層２
２に連続していて、Ｐ型層２２と共に後段トランジスタ
１００（第１図）のベースを形成している。一方、Ｎ型
領域２４、Ｐ型層２２、基板２１はそれぞれ前段トラン
ジスタ２００のエミツタ、ベース、コレクタ領域として
作用し、Ｐ型層２２には入力端子１につながる配線層２
２が装着され、Ｎ型領域２４とＰ型層２２とは配線層２
９で連結されている。
ここで第１図の抵抗５はＰ型層２２の層抵抗５″″で形
成されている。またＮ型領域２４″ Ｐ型層２２、基板
２１とで後段トランジスタ１００のエミツタ、ベース、
コレクタの各領域を形成し、配線層２６でＮ型領域２４
″とＰ型層とは連結されている。第１図の抵抗６は配線
層２６とＮ型領域２４の側面との間のＰ型層２２の層抵
抗６″″で形成され、ダイオード４は割り込み領域２７
に接する配線層２６を一方の電極、基板２１につながる
配線を他方の電極とし、エピタキシヤル層２２と基板２
１との間のＰＮ接合で形成されている。通常は配線層２
６側に正の電圧が付与されているのでダイオード４（第
１図）は逆方向にバイアスされているが、かかる複合ト
ランジスタをスイツチング用やテレビ受像機の垂直出力
用等一時的にバイアス電圧が逆転する回路に用いた場合
、ダイオード４は順方向にバイアスされて、大きな順方
向電流が流れることになる。
成されている。またＮ型領域２４″ Ｐ型層２２、基板
２１とで後段トランジスタ１００のエミツタ、ベース、
コレクタの各領域を形成し、配線層２６でＮ型領域２４
″とＰ型層とは連結されている。第１図の抵抗６は配線
層２６とＮ型領域２４の側面との間のＰ型層２２の層抵
抗６″″で形成され、ダイオード４は割り込み領域２７
に接する配線層２６を一方の電極、基板２１につながる
配線を他方の電極とし、エピタキシヤル層２２と基板２
１との間のＰＮ接合で形成されている。通常は配線層２
６側に正の電圧が付与されているのでダイオード４（第
１図）は逆方向にバイアスされているが、かかる複合ト
ランジスタをスイツチング用やテレビ受像機の垂直出力
用等一時的にバイアス電圧が逆転する回路に用いた場合
、ダイオード４は順方向にバイアスされて、大きな順方
向電流が流れることになる。
この電流通路を第６図によつて説明する。この後者の場
合に順方向電流は割り込み領域２７の分布する広い領域
に流れる。したがつて、このダイオードの許容電流容量
は拡大していることになり、たとえ後此トランジスタの
コレクタ・エミツタ間のバイアス電圧関係が逆転しても
トランジスタの熱破壊が生じにくいまた第１図の抵抗６
の抵抗値は本発明によつてもほとんど変化しない。
合に順方向電流は割り込み領域２７の分布する広い領域
に流れる。したがつて、このダイオードの許容電流容量
は拡大していることになり、たとえ後此トランジスタの
コレクタ・エミツタ間のバイアス電圧関係が逆転しても
トランジスタの熱破壊が生じにくいまた第１図の抵抗６
の抵抗値は本発明によつてもほとんど変化しない。
即ちエミツタ領域で囲まれた筒状の割り込み領域２７を
出た電流はＮ型工ミツタ領域２４″直下の高抵抗層３２
にぶつかりほとんど流れることができない。このように
本発明では第１図の抵抗６の抵抗値を変化させることな
く後段トランジスタに必然的に形成されるダイオードの
電流特性を向上させることができる。第８図は従来品と
本発明品における後段トランジスタのダイオードの電流
・電圧の関係を示している。第８図で明らかなように本
発明品は電流特性が顕著に改善されることがわかる。本
発明の半導体装置は次の工程を経ることにより製造でき
る。
出た電流はＮ型工ミツタ領域２４″直下の高抵抗層３２
にぶつかりほとんど流れることができない。このように
本発明では第１図の抵抗６の抵抗値を変化させることな
く後段トランジスタに必然的に形成されるダイオードの
電流特性を向上させることができる。第８図は従来品と
本発明品における後段トランジスタのダイオードの電流
・電圧の関係を示している。第８図で明らかなように本
発明品は電流特性が顕著に改善されることがわかる。本
発明の半導体装置は次の工程を経ることにより製造でき
る。
即ちＮ型半導体基板２１にＰ型不純物であるボロン又は
カリウム等を拡散せしめ、ベース領域２２を形成する。
次に酸化膜２３を成長させホトレジスト又はワツクス等
をカバーにし、バツフアード弗酸溶液等により酸化膜２
３を選択エツチングし、コミツタ領域となる窓をあける
。しかる後にＮ型不純物である燐又はひ素等を拡散せし
め、エミツタ領域２４，２４′を形成し全面を再び酸化
膜で被覆する。次にオーミツク接触のための窓あけを行
い電極２６，２８，２９を形成する。最後に、たとえば
ホトレジスト又はワツクス等によりメサカバ一した後第
６図の如く弗酸、硝酸、氷酢酸の混合液等によりメサエ
ツチングしトランジスタ素子を形成する。以上の実施例
はＮＰＮメサ型トランジスタにつき述べてきたがＰＮＰ
メサ型トランジスタ及びＮＰＮプレーナ型トランジスタ
、ＰＮＰプレーナ型トランジスタについても回線の構造
を適用しうることは自明である。
カリウム等を拡散せしめ、ベース領域２２を形成する。
次に酸化膜２３を成長させホトレジスト又はワツクス等
をカバーにし、バツフアード弗酸溶液等により酸化膜２
３を選択エツチングし、コミツタ領域となる窓をあける
。しかる後にＮ型不純物である燐又はひ素等を拡散せし
め、エミツタ領域２４，２４′を形成し全面を再び酸化
膜で被覆する。次にオーミツク接触のための窓あけを行
い電極２６，２８，２９を形成する。最後に、たとえば
ホトレジスト又はワツクス等によりメサカバ一した後第
６図の如く弗酸、硝酸、氷酢酸の混合液等によりメサエ
ツチングしトランジスタ素子を形成する。以上の実施例
はＮＰＮメサ型トランジスタにつき述べてきたがＰＮＰ
メサ型トランジスタ及びＮＰＮプレーナ型トランジスタ
、ＰＮＰプレーナ型トランジスタについても回線の構造
を適用しうることは自明である。
図面の簡．単な説明
第１図は複合トランジスタの等価回路図である。
第２，３図は従来の複合トランジスタの平面図、断面図
である。第４，５図は本発明の複合トランジスタの平面
図、断面図である。第６図は本発明の複合トランジスタ
の電流通路を示す図である。第７図は従来と本発明の複
合トランジスタに形成されるダイオードの電流電圧関係
を示す図である。１００・・・・・・前段トランジスタ
、２００・・・・・・後段トランジスタ、１１，２１・
・・・・・Ｎ型シリコン基板、１２，２２・・・・・・
Ｐ型層、１４，１４′，２４，２４’・・・・・・Ｎ型
領域、１６，２６，２８，２９・・・・・・配線層、１
３，２３・・・・・・酸化膜、３１・・・・・・電流路
。
である。第４，５図は本発明の複合トランジスタの平面
図、断面図である。第６図は本発明の複合トランジスタ
の電流通路を示す図である。第７図は従来と本発明の複
合トランジスタに形成されるダイオードの電流電圧関係
を示す図である。１００・・・・・・前段トランジスタ
、２００・・・・・・後段トランジスタ、１１，２１・
・・・・・Ｎ型シリコン基板、１２，２２・・・・・・
Ｐ型層、１４，１４′，２４，２４’・・・・・・Ｎ型
領域、１６，２６，２８，２９・・・・・・配線層、１
３，２３・・・・・・酸化膜、３１・・・・・・電流路
。
Claims (1)
- １ 一導電型コレクタ領域に接して他の導電型ベース領
域を有し、該ベース領域内に前記一導電型のエミッタ領
域を有し、該エミッタ領域には該エミッタ領域底面から
表面へ前記ベース領域が延長する複数の割り込み領域を
分散して有し、前記エミッタ領域と前記割り込み領域と
はそれらの上に形成される配線層で短絡されていること
を特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51082692A JPS5950109B2 (ja) | 1976-07-12 | 1976-07-12 | 半導体装置 |
| DE19772731443 DE2731443A1 (de) | 1976-07-12 | 1977-07-12 | Transistor fuer hohe sperrspannung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51082692A JPS5950109B2 (ja) | 1976-07-12 | 1976-07-12 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS538570A JPS538570A (en) | 1978-01-26 |
| JPS5950109B2 true JPS5950109B2 (ja) | 1984-12-06 |
Family
ID=13781454
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51082692A Expired JPS5950109B2 (ja) | 1976-07-12 | 1976-07-12 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPS5950109B2 (ja) |
| DE (1) | DE2731443A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61154009U (ja) * | 1985-03-15 | 1986-09-24 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6040397B2 (ja) * | 1979-05-15 | 1985-09-10 | 大日本印刷株式会社 | 部分蒸着転写シ−トの製造方法 |
| JPS58199563A (ja) * | 1982-05-17 | 1983-11-19 | Sanyo Electric Co Ltd | ダンパ−ダイオ−ド付トランジスタ |
| JPS60174878A (ja) * | 1984-02-16 | 1985-09-09 | Sony Corp | 表示装置の製法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3476992A (en) * | 1967-12-26 | 1969-11-04 | Westinghouse Electric Corp | Geometry of shorted-cathode-emitter for low and high power thyristor |
| DE1764455C3 (de) * | 1968-06-08 | 1980-02-07 | Robert Bosch Gmbh, 7000 Stuttgart | Monolithisch integrierte Darlington-Transistorschaltung |
| DE2206353A1 (de) * | 1971-02-11 | 1972-10-26 | Motorola Inc., Franklin Park, 111. (V.StA.) | Integrierter Transistor und Emitter-Kollektor-Diode |
| US3836995A (en) * | 1973-05-25 | 1974-09-17 | Rca Corp | Semiconductor darlington circuit |
-
1976
- 1976-07-12 JP JP51082692A patent/JPS5950109B2/ja not_active Expired
-
1977
- 1977-07-12 DE DE19772731443 patent/DE2731443A1/de active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61154009U (ja) * | 1985-03-15 | 1986-09-24 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE2731443C2 (ja) | 1989-01-19 |
| JPS538570A (en) | 1978-01-26 |
| DE2731443A1 (de) | 1978-01-19 |
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