JPS5949622B2 - 計時デ−タ処理装置 - Google Patents

Description

【発明の詳細な説明】 本発明は時計回路を有して成る計時データ処理装置に関
する。

従来では、例えば時計付電子卓上計算機の如く、時計回
路を有する計算機装置が実用化されている。

しかしながら時計回路とＣＰＵ（中央処理装置）はそれ
ぞれ独立して動作しているため時計回路内の時計データ
をｃｐｕへ読み出すと共にこの計時データをもとに種々
の処理を行うことは非常に困難となつていた。このため
、従来の装置においては時計モードと計算機モードを切
換えて使用するものであつて、時計回路を単に結合した
にすぎない。したがつて、計時データを使用した種々の
処理、例えば時刻によつて演算の種類を変える場合、時
間帯別にデータを集計する場合等の複雑な処理を行うこ
とはできなかつた。本発明は上記事情に鑑みてなされた
もので、時計回路と中央処理装置との間に時計用メモリ
を設け、時計回路は一定時間毎に時計用メモリ内のデー
タを読み出して時計データを更新し、この更新されたデ
ータを再び時計用メモリヘ書き込むようにし、中央処理
装置は、時計用メモリ内をアクセスする必要がある場合
に、時計回路が時計用メモリをアクセスしていないこと
を検知した後に時計用メモリをアクセスするようにした
計時データ処理装置を提供することを目的とする。

以下図面を参照して本発明の一実施例を電子式金銭登録
機を例に説明する。

第１図は本発明を応用した電子式金銭登録機の全体シス
テム構成図である。１はＣＰＵ（演算処理装置）で、こ
のＣＰＵ１にはメモリ回路２及び時計用メモリ回路３が
、データバスＤＢ及び行アドレスバスＲＢ、列アドレス
バスＣＢを介して接続されている。

上記メモリ回路２及び時計用メモリ回路３はＣＰＵＩか
ら送られるチップイネーブル信号ＣＥＩ及びＣＥ２によ
つてチップ指定が行なわれると共に読出し／書込み信号
Ｒ／Ｗ１によつて読出しあるいは書込みの指定が行なわ
れる。また上記ＣＰＵ１にはデータバスＤＢ及びアドレ
スバスＣＢを介してＩ／０ポート４が接続される。この
Ｉ／０ポート４にはＣＰＵ１からオペレーシヨン信号Ｊ
が与えられる。更に上記１／０ポート４には印字部５及
び表示部６、キー入力部７、アラーム報知用のスピーカ
８が接続される。印字部５は例えばラインプリンタで、
印字ドラムの印字位置信号ＴをＩ／Ｏポート４へ送り、
この印字位置信号Ｔの計数値をＩ／０ポート４の印字用
バツフア（図示せず）内のデータとの一致によつて生じ
る・・ンマ１駆動信号ＨＤによりハンマを駆動し、レシ
ート用紙並びにジヤーナル用紙に対する印字を行つてい
る。表示部６は１／０ポート４からのデジツト信号ＤＧ
及びし０ポート２４の表示用バツフア（図示せず）内の
データをデコードしたセグメント信号ＳＧに従つて表示
動作を行う。また、キー入力部７は、キー操作を行つた
場合、Ｉ／Ｏポート４からのタイミング信号ＫＰに従つ
てキー入力信号ＫＩをＩ／Ｏポート４内の入力用バツフ
ア（図示せず）へ入力す トる。また、■／Ｏポート４
から出力されるアラーム信号ＡＬはスピーカ８を駆動す
る。時計用メモリ回路３は時計用メモリ３０１を有し、
この時計用メモリ３０１内のデータはゲート回路３０２
を介して時計回路９へ入力されると共に、計時中符 ニ
号書込回路３０３を介してデータバスＤＢへ接続される
。更に、データバスＤＢ上のデータまたは時計回路９内
のデータはゲート回路３０４を介して上記時計用メモリ
３０１へ入力される。また、ゲート回路３０５にはＣＰ
Ｕ１からの列アドレス ．−及び時計回路９からの列ア
ドレスが入力される。ゲート回路３０６にはＣＰＵ１か
らの行アドレス及ぴ時計回路９からの行アドレスが入力
される。ゲート回路３０６及び３０７の出力はデコーダ
３１１を介して時計用メモリ３０１へ与えられ、 ｃデ
コーダ３１１の特定アドレスはアンド回路３１２へ入力
される。ＣＰＵ１から出力される信号Ｒ／Ｗ１及ひ信号
ＣＥ２はアンド回路３０７を介してゲート回路３０８へ
人力される。このゲート回路３０８には更に時計回路９
よりＲ／Ｗ２が入力さ ｔれる。また時計回路９は１秒
に１回計時動作を行うもので、時計動作期間の１，５．
６２５ｍｓｅｃの間計時中信号ＴＣを出力する。この計
時中信号ＴＣはオア回路３０９を介して上記ゲート回路
３０２、３０４，３０５，３０６，３０８へ入力され、
この時、ＣＰＵ１からの行アドレ人列アドレ人Ｒ／Ｗ１
、ＣＥ２、データバスＤＢは時計用メモリ３０１から切
離され、時計用メモリ３０１は時計回路９と接続される
。更に、上記オア回路３０９を介して出力される計時中
信号ＴＣはアンド回路３１２へも与えられる。このアン
ド回路３１２の出力は上記計時中符号書込回路３０３へ
入力され、アンド回路３１２の出力が゛１″″の時に、
並列４ビツトのデータバスＤＢに対して計時中符号「１
１１１」を出力する。この計時中符号書込回路３０３の
回路例を第２図に示す。ゲート回路３０２より出力され
る並列４ピツトデータはそれぞれ、オア回路３１３、３
１４、３１５、３１６へ入力される。一方、アンド回路
３１２の出力が上記オア回路３１３、３１４、３１５、
３１６へ共通に入力される。上記各オア回路の出力は並
列４ビツトデータとしてデータバスＤＢへ送出される。
即ち、ＣＰＵ１は時計回路９が計時中であるか否かを知
るために、特定アドレスによつてアンド回路３１２を導
通状態にする。このアンド回路３１２の他方にオア回路
３０９を介して計時中信号ＴＣが入力されており、上記
アドレス指定中にこの信号ＴＣ゛１″゛であればアンド
回路３１２の出力が゛１″″となり、計時中符号書込回
路３０３で計時中符号「１１１１」が書込まれ、データ
バスＤＢを介してＣＰＵ１へ読み込まれる。ＣＰＵ１で
はこの計時中符号「１１１１」を検出した時には時計用
メモリ３０１をアクセスしないようにする〇また、第１
図に示す電源部１０は電源１１を用いて｝り、この電源
１１がパワースイツチ１２を介して電源トランス１３に
供給される。

この電源トランス１３の２次巻線出力電圧は全波整流回
路１４により整流されると共に平滑コンデンサＣＡで平
滑されてＤＣ−ＤＣコンバータ１５へ入力される。この
場合、上記平滑コンデンサＣＡは、（＋）電位側が接地
される。上記ＤＣ−ＤＣコンバータ１５は入力電圧を種
々の電圧に変換して出力するもので、その出力電圧はメ
モリ回路２、時計用メモリ回路３、時計回路９を除くそ
の他の回路１００に供給される。また、上記電源トラン
ス１３の２次巻線の一端と接地間には図示極性のダイオ
ード１６及びコンデンサＣＢの直列回路が接続される。
この場合、コンデンサＣＡ１ＣＢはＣＡ〉ＣＢの関係に
設定される。そして、このダイオード１６とコンデンサ
ＣＢとの接続点Ａに生じる電圧がインバータ３１０を介
して上記オア回路３０９へ供給されると共にインバータ
１７、１８を介してアンド回路１９の一方へ入力される
。アンド回路１９の他方にはＣＰＵ１からＣＥ１が入力
され、このアンド回路１９の出力がメモリ回路２のチツ
プイネーブル信号となる。また、電源２０は電源ＯＦＦ
時、及び停電時にもメモリ回路２、時計用メモリ回路３
、時計回路９より成る回路２００へ電源を供給する。第
３図は時計用メモリ３０１の記憶領域を示すもので、こ
のメモリはＲＡＭで構成されている。

則ち、このＲＡＭは２行１６列の構成となつており、０
行目には１１列〜０列に年、月、臥時、分、秒の現在の
日付け及び時刻データが記憶されると共に１５列〜１２
列に１０時、時、１０分、分のタイマ設定データＴＭが
記憶される。また、ＲＡＭの１行目には１５列、１４列
に１０３時、１０２時のタイマ設定データＴＭ１１３列
〜２列に３種類の点検時刻ＲＥ１〜ＲＥ３の時及び分の
時刻データ、０列目に点検フラグＲＥＦが記憶される。
この点検フラグＲＥＦは、点検時刻データＲＥ１〜ＲＥ
３が現在時刻に一致したか否かを示すもので、０列内の
３ビツトを利用し点検時刻データＲＥ１〜ＲＥ３が現在
時刻に一致した場合にその対応するビツトに゛１ｎ信号
をセツトする。第４図は時計回路９の詳細を示す回路図
で、図中９０１は例えば３２ｋＨｚの基準パルス信号を
発生するパルス発生回路であり、その発振出力は、分周
カウンタ９０２へ送られて分周される。この分周カウン
タ９０２は例えば１５ビツトで構成され、入力される３
２ｋＨｚの信号を順次分周し、最終的に１Ｈｚの信号ま
で分周する。そして、上記分周カウンタ９０２において
分周された８ｋ翫、４ｋ圧のビツト出力はアンド回路９
０３、２ｋＨｚ〜２５６ｍのビツト出力はアンド回路９
０４、１２８Ｈｚのビツト出力は、アンド回路９０５、
６４Ｈｚビツト出力はアンド回路９０６、３２Ｈｚ〜１
Ｈｚのビツト出力はゼロ検出回路９０７に加えられる。
このゼロ検出回路９０７は分周カウンタ９０２の３２Ｈ
ｚ〜１Ｈｚの全ビツト出力がゼロになつた状態を検出し
て″１ｎ信号を出力するもので、その検出出力はアンド
回路９０３〜９０６にゲート制御信号として加えられる
と共に計時中信号ＴＣとして時計用メモリ回路へ加えら
れる。そして、上記アンド回路９０３の出力はビツトデ
コーダ９０８、アンド回路９０４の出力はデジツトデコ
ーダ９０９、アンド回路９０５及び９０６の出力はワー
ドデコーダ９１０に加えられる。しかして、上記ビツト
デコーダ９０８及びデジツトデコーダ９０９、ワードデ
コーダ９１０の出力Ｂ。〜Ｂ３、Ｄ０−Ｄ１５いｌ−Ｗ
，はタイミングコントロール回路９１１へ入力される。
そしてアンド回路９０４の出力は列アドレスとして、ア
ンド回路９０６の出力は行アドレスとして、アンド回路
９０５の出力はＲ／Ｗ２として時計用メモリ回路３へ入
力される。しかしてゼロ検出回路９０７から計時中信号
Ｔｃｔｑ１ｎが出力されている時には、時計用メモリ３
０１からの読み出しデータはゲー卜回路３０２を介して
Ｐ−Ｓ（並列一直列）変換回路９１２へ送られる。上記
Ｐ−Ｓ変換回路９１２の出力は、一致回路９１３に加え
られると共に、タイミングコントロール回路９１１の出
力によつて制御されるゲート回路９１４を介して４桁の
シフトレジスタ９１５ａへ入力される。このシフトレジ
スタ９１５ａの出力は一致回路９１３へ送られると共に
１１桁のシフトレジスタ９１５ｂへ入力される。このシ
フトレジスタ９１５ｂは、各ビツト出力がタイミングコ
ントロール回路９１１ヘ送られると共に最終ビツト出力
がハーフアダー９１６の入力端ａに入力される。また、
このハフアダ−９１６の入力端ｂにはタイミングコント
ロール回路９１１から＋１信号がオア回路９１７を介し
て入力される。ハーフアダ−９１６のキヤリー出力は、
１ビツトの遅延回路９１８及びオア回路９１７を介して
自己の入力端ｂに加えられる。そして、ハーフアダ−９
１６の加算出力は、１桁（４ビツト）のシフトレジスタ
９１５ｃへ入力される。このシフトレジスタ９１５ｃは
各ビツト出力がタイミングコントロール回路９１１へ送
られると共に最終ビツト出力がゲート回路９１４を介し
てシフトレジスタ９１５ａに戻される。上記各シフトレ
ジスタ９１５ａ〜９１５ｃによつて計時レジスタ９１５
が構成され、前記ビツトデコーダ９０８から出力される
タイミングパルスに同期してシフト動作が制御される。
そして、前記一致回路９１３の出力は一致出力記憶用の
ラツチ回路９１９へ入力される。このラツチ回路９１９
はタイミングコントロール回路９１１からの信号によつ
て動作タイミングが制御される。すなわち、時計用メモ
リ３０１に記憶させた３種の点検時刻データと現在時刻
との一致不一致を記憶させるようにしている。上記ラツ
チ回路９０９の出力は、タイミングコントロール回路９
１９によつてゲート制御されるゲート回路９２０を介し
てＳ−Ｐ（直列一並列）変換回路９２１へ送られる。ま
た、このＳ−Ｐ変換回路９２１にはシフトレジスタ９１
５ｃの出力がゲート回路９２０を介して入力される。上
記Ｓ−Ｐ変換回路９２１は入力される直列データを並列
データに変換してゲート回路３０４を介して時計用メモ
リ３０１へ送出し、現在時刻及び点検フラグＲＥＦの書
込みを行う。第５図はラツチ回路９１９の回路側を示す
もので、一致回路９１３の検出出力はアンド回路９２２
、９２３、９２４へ入力される。

現在時刻と点検時刻が一致した場合は一致回路９１３の
出力は１０ｎで、不一致の場合ば１”である。更にアン
ド回路９２２、９２３、９２４にはワードデコーダ９１
０の出力のうちＷ２が入力される。更にアンド回路９２
２にはデジツトデコーダ９０９の出力のうちＤ，〜Ｄ５
が、アンド回路９２３にはＤ６〜Ｄ，が、アンド回路９
２４にはＤ１。〜Ｄ１３が入力 ：されている。上記ア
ンド回路９２２、９２３、９２４の出力はそれぞれフリ
ツプフロツプ回路９２５、９２６、９２７のセツト入力
端子Ｓへ入力される。上記各フリツプフロツプ回路９２
５、９２６、９２７のリセツト人力端子ＲにはＷ１が入
力される。また上記フリツプフロツプ回路９２５、９２
６、９２７のリセツト出力端子ａからの出力信号はそれ
ぞれアンド回路９２８、９２９、９３０へ与えられる。
このアンド回路９２８、９２９、９３０にはＷ３●Ｄｏ
が入力され、更にアンド回路９２８にはＢ。が、アンド
回路９２９にはＢ１が、アンド回路９３０にはＢ２が入
力されている。上記各アンド回路９２８、９２９、９３
０の出力はオア回路９３１を介してゲート回路９２０へ
与えられる。即ち、第２図の１行目２〜５列に記憶され
ている点検時刻ＲＥ１と現在時刻が一致した場合は上記
フリツプフロツプ回路９２５がリセツト状態のままであ
り、この時、リセツト出力端０から０１″信号が出力さ
れる。同様にＲＥ２と現在時刻が一致した場合はフリツ
プフロツプ回路９２６がリセツト状態のままとなり、Ｒ
Ｅ３と現在時刻が一致した場合はフリツブフロツプ回路
９２７がリセツト状態のままとなる。上記各フリツプフ
ロツプ回路９２５、９２６、９２７の状態はＷ３・Ｄｏ
のビツトＢ。、Ｂ１、Ｂ２で導通するアンド回路９２８
、９２９、９３０を介して第２図で示す１行目のＯｌＩ
泪に点検フラグＲＥ）Ｆとして書き込まれる。次に、時
計回路９の動作を説明する。

分周カウンタ９０２の３２Ｈｚ〜１Ｈｚのビツト出力が
すベでｏｎとなるのは１秒に１回であり、その期間は１
５．６２５ｍｓｅｃである。この期間ではゼロ検出回路
９０７から出力される計時中信号ＴＣが゛１ｎとなるた
め、アンド回路９０３〜９０６が導通状態となつて計時
動作が行なわれる。また上記計時中信号ＴＣは時計用メ
モリ回路３のゲート回路３０２、３０４、３０５、３０
６、３０８を切換えて、時計回路９とのデータの入出力
を行なうようになる。また、アンド回路９０５、９０６
の出力は「Ｏ，０」 「１，０」、「Ｏ，１」 ［１，
１」と変化し、各状態はＷｏ、Ｗ１、Ｕ．．Ｗ３の４ワ
ードである。この鴨〜Ｗ３の４ワード期間が計時動作期
間の１５．６２５ｍｓｅｃである。まず、鴨のワードで
は、アンド回路９０５の出力であるＲ／Ｗ２が１０”で
、アンド回路９０６の出力であるＲＡが゛ｏｎであるた
め、時計用メモリ３０１のＯ行目が順次読み出され、Ｐ
−Ｓ変換回路９１２、ゲート回路９１４を介して計時用
レジスタ９１５へ入力される。この時読み出された現在
時刻はハーフアダ−９１６で＋１秒される。Ｗ１のワー
ドではＲ／Ｗ２＝１、ＲＡ＝０であり、ゲート回路９２
０、Ｓ−Ｐ変換回路９２１を介して時計用メモリ３０１
の０行目へ書き込まれる。この時、時分のデータはゲー
ト回路９１４を介して４桁分のシフトレジスタ９１５ａ
にも入力され、以後、シフトレジスタ９１５ａの出力は
ゲート回路９１４を介して再びシフトレジスタ９１５ａ
へ入力され、時分のデータを循環保持している。次に、
Ｗ２のワードではＲ／Ｗ２＝０、ＲＡ＝１であるから、
時計用メモリ３０１の１行目のデータが読み出される。
この時読み出される点検時刻データはＰーＳ変換回路９
１２を介して一致回路９１３の一方へ入力される。この
一致回路９１３の他方には現在時刻が入力されているも
ので、現在時刻と点検時刻の一致検出が行なわれる。こ
の検出結果はラツチ回路９１９に記憶され、ｕのワード
のＤ。のデジツトで出力され、ゲート回路９２０、Ｓ−
Ｐ変換回路９２１を介して時計用メモリ３０１の１行目
の０列に点検フラグＲＥＦとして書き込まれる。以上で
時計回路９は計時動作を終了し、ゼロ検出回路９０７か
らの計時中信号ＴＣｌｌｉ１０″゛となる。計時中信号
ＴＣが００１となると、この信号によつてゲート回路３
０２、３０４、３０５、３０６、３０８が切換えられ、
時計用メモリ３０１はＣＰＵ１とのデータの入出力を行
うようになる。次にＣＰＵ１が時計用メモリ３０１をア
クセスする際の動作を説明する。第６図に示すように時
計回路９は１秒に１回動作し、その動作期間は１５，６
２５ｍｓｅｃである。この期間は時計回路９より計時中
信号ＴＣが゛１１信号を出力している。この期間は時計
回路９が時計用メモリ３０１を使用しているため、ＣＰ
Ｕ１から時計用メモリ３０１をアクセスすることはでき
ない。ＣＰＵ１が時計用メモリ３０１とデータの授受を
行う場合は、第７図処理へに示すように、まず計時中符
号の有無を検出する。即ち、ＣＰＵ１はアンド回路３１
２を指定する特定のアドレス値を行アドレスバスＲＢ１
列アドレスバスＣＢを介して送出する。この時、上記ア
ンド回路３１２の他方に計時中信号ＣＴが有ればこのア
ンド回路３１２の出力が゛１”となり計時中符号書込回
路３０３で計時中符号「１１１１」が書き込まれ、デー
タバスＤＢへ送出される。ＣＰＵ１はこのデータバスＤ
Ｂ上のデータを読み、計時中符号であるか否かを検出す
るものである。計時中符号が無ければ再び上記処理Ａを
繰り返す。計時中符号が有れば次の処理Ｂへ進み、上記
処理Ａと同様に計時中符号の有無を検出する動作が行な
われ、計時中符号が無くなれば処理Ｃヘ進む。この処理
Ｃで始めてＣＰＵ１は時計用メモリ３０１をアクセスで
きて、例えば時計用メモリ３０１内の点検フラグＲＥＦ
を読み出して、ＣＰＵ１内のレジスタＡ（図示せず）へ
入力する。このようにＣＰＵ１は計時中符号の有無を検
出し、計時中符号が無くなつたのを確認した後に時計用
メモリに対してデータの読み出し又は書き込みを行う。
次に停電時の回路動作を説明する。

パワースイツチ１２の投入時には、商用交流電源１１が
整流回路１４で整流されると共にンデンサＣＡで平滑さ
れてＤＣ−ＤＣコンバータ“１５へ入力される。このＤ
Ｃ−ＤＣコンバータ１５は入力電圧を各種電圧に変換し
て回路１００に供給される。また、上記電源トランス１
３の２次巻線に電圧を生じると、この電圧はダイオード
１６で整流され、コンデンサＣＢに貯えられる。このた
めＡ点に第８図で示すような所定の電位−Ｖ８を生じ、
この電圧はインバータ３１０及びインバータ１７へ加え
られる。このため電源０Ｎ中はインバータ３１０及び１
７の出力ばｏｎで、インバータ１８の出力ば１ｎである
。したがつて、オア回路３０９にはインバータ３１０に
よる出力は無く、またアンド回路１９はＣＰＵ１からの
チツプイネーブルＣＥ１をメモリ回路２へ送出する。こ
の状態において第８図に示すように停電を生じた場合、
コンデンサＣＢの容量が非常に小さく設定されているの
で、コンデンサＣＢの充電電荷は直ちに放電する。この
ためＡ点の電位は第８図ｂに示すように急速に０レベル
に近ずき、インバータ３１０及び１７の出力が゛１゛５
となる。このためインバータ３１０の出力゛１ｎはオア
回路３０９を介してゲート回路３０２、３０４、３０５
、３０６、３０８ヘ与えられ、この各ゲートを時計回路
９とのデー夕授受状態に切換える。更に上記インバータ
３１０の出力はオア回路３０９を介してアンド回路３１
２へも与えられ、このアンド回路３１２の一方がアドレ
スによつて指定された際に、計時中符号書込回路３０３
へ出力され、計時中符号を出力するようになる。このた
め時計用メモリ３０１に対するＣＰＵ１のアクセスは禁
止される。一方、インバータ１７の出力はインバータ１
８によつて反転されでｏｎとなりアンド回路１″９を閉
じる。このためＣＰＵ１から出力されるチツプイネーブ
ル信号ＣＥ１は遮断され、メモリ回路２へのアクセスが
禁止される。以上のようにして、停電時の電源電圧低下
に伴うＣＰＵ１の誤動作によつて時計用メモリ３０１及
びメモリ回路２の正常な記憶データが破壊されるのを防
止する。停電時又は電源０ＦＦ時にはメモリ回路２及び
時計用メモリ回路３、時計回路９には電源２０より電圧
が供給され、記憶データを保持すると同時に時計回路９
では計時動作を行う。また、電源部１１に訃ける平滑コ
ンデンサＣＡは、充分に大きな容量に設定されて｝楓停
電後も一定時間ＤＣ−ＤＣコンバータ１５への入力電圧
を所定値に保持している。従つてＤＣ−ＤＣコンバータ
１５の出力電圧は筆８図ａに示すように所定値に保持さ
れる。このＤＣーＤＣコンバータ１５の出力電圧が所定
値に保持されている間に、ＣＰＵ１は停電処理を行う。
しかして、上記停電後、交流電源１１が回復すると、Ｄ
Ｃ−１）Ｃコンバータ１５から第２図ａに示すように所
定の電圧が出力される。以上説明したように本発明は時
計回路と中央処理装置との間に時計用メモリを設け、時
計回路は一定時間毎に時計用メモリ内のデータを読み出
して計時データを更新し、この更新されたデータを再び
時計用メモリヘ書き込むようにし、中央処理装置は、時
計甲メモリをアクセスする必要がある場合に、時計回路
が時計用メモリをアクセスしていないことを検知した後
に時計用メモリをアクセスするようにしたもので、中央
処理装置は計時動作中以外は時計用メモリを自由にアク
セスし、計時データにもとずく種々の演算処理を行なう
ことができる。

【図面の簡単な説明】

第１図は本発明の一実施例である電子式金銭登録機の全
体システム構成図、第２図は計時中符号書込回路の詳細
図、第３図は時計用メモリの記憶領域を示す図、第４図
は時計回路、第５図はラツチ回路の詳細図、第６図乃至
第８図は本発明の動作を説明するための図である。 １・・・・・・ＣＰＵ（中央処理装置）、２・・・・・
・メモリ回路、３・・・・・・時計用メモリ回略、９・
・・・・・時計回路。

Claims (1)

1. 【特許請求の範囲】 １ 時計データを記憶する時計用メモリと、該時計用メ
   モリから計時データを読み出して計時データを更新した
   後に再び前記時計用メモリに書き込む計時動作を一定時
   間毎に行う時計回路と、該時計回路の計時動作中に計時
   中信号を出力する時計中信号出力手段と、前記時計用メ
   モリアクセスする際に、前記計時中信号が無くなつたの
   を検出した後にアクセスする中央処理装置とより成る計
   時データ処理装置。 ２ 計時データを記憶する時計用メモリと、該時計用メ
   モリから時計データを読み出して計時データを更新した
   後に再び前記時計用メモリに書き込む計時動作を一定時
   間毎に行う時計回路と、該時計回路の計時動作中に計時
   中信号を出力する計時中信号出力手段と、電源電圧の低
   下時に停電信号を出力する停電信号出力手段と、前記時
   計用メモリをアクセスする際に、前記計時中信号及び停
   電信号が無いことを検出した後にアクセスする中央処理
   装置とにより成る計時データ処理装置。