JPS5948419B2 - デ−タバスロック方式 - Google Patents
デ−タバスロック方式Info
- Publication number
- JPS5948419B2 JPS5948419B2 JP55161736A JP16173680A JPS5948419B2 JP S5948419 B2 JPS5948419 B2 JP S5948419B2 JP 55161736 A JP55161736 A JP 55161736A JP 16173680 A JP16173680 A JP 16173680A JP S5948419 B2 JPS5948419 B2 JP S5948419B2
- Authority
- JP
- Japan
- Prior art keywords
- individual input
- output
- data bus
- data
- microprocessor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4063—Device-to-bus coupling
- G06F13/4068—Electrical coupling
Description
【発明の詳細な説明】
本発明は二重化されたマイクロプロセッサ装置、から一
重の個別入出力部をアクセスするために該二重化された
マイクロプロセッサ装置側のデータバスと一重の個別入
出力部用データバス間に個別入出力部制御付加装置を有
するデータ交換システムに係り該個別入出力部用データ
バスに個別入出力部を追加削減する場合該データ交換シ
ステムを停止させないデータバスロック方式に関する。
重の個別入出力部をアクセスするために該二重化された
マイクロプロセッサ装置側のデータバスと一重の個別入
出力部用データバス間に個別入出力部制御付加装置を有
するデータ交換システムに係り該個別入出力部用データ
バスに個別入出力部を追加削減する場合該データ交換シ
ステムを停止させないデータバスロック方式に関する。
広域電力情報ネットワークの如＜常時監視するために通
信回線を含め二重化したシステムでは一部署のシステム
の停止も問題になる。しかし電力供給システムでは装置
又は電力系統の追加、変更、削減等がしばしば行なわれ
る。このため情報を集収するコンピュータシステムの個
別入出力部の追加、変更、削減がしばしば必要になる。
この追加、変更、削減を行う場合の従来例を第１図、第
２図に示す。第１図はマイクロプロセッサを使つたサイ
クリツクデータ伝送装置で個別入出力部迄全部二重化し
たジユアルシステムのブロック構成図、第２図はマイク
ロプロセッサを使つたサイクリツクデータ伝送装置でマ
イクロプロセッサシステム部は二重化したジユアルシス
テムになつているが個別入出力部は一重の場合のブロッ
ク構成図である。
信回線を含め二重化したシステムでは一部署のシステム
の停止も問題になる。しかし電力供給システムでは装置
又は電力系統の追加、変更、削減等がしばしば行なわれ
る。このため情報を集収するコンピュータシステムの個
別入出力部の追加、変更、削減がしばしば必要になる。
この追加、変更、削減を行う場合の従来例を第１図、第
２図に示す。第１図はマイクロプロセッサを使つたサイ
クリツクデータ伝送装置で個別入出力部迄全部二重化し
たジユアルシステムのブロック構成図、第２図はマイク
ロプロセッサを使つたサイクリツクデータ伝送装置でマ
イクロプロセッサシステム部は二重化したジユアルシス
テムになつているが個別入出力部は一重の場合のブロッ
ク構成図である。
図中ＳＹＳＩ−ＳＹＳ４はシステム、１、１’、１″、
１”はマイクロプロセッサ、２、２’、２″、２”はデ
ータバス、３、３’はマイクロプロセッサ側個別入出力
部制御付加装置、４、４’は個別入出力部側個別入出力
部制御付加装置、Ｍ０ＤＥＭ１〜Ｍ０ＤＥＭ４は通信回
線との接続用変復調器、Ｒ０Ｍ１〜ＲＯＭ４は読出専用
メモリ、ＲＡＭ１〜ＲＡＭ４はランダムアクセスメモリ
、Ｄ１１〜ＤＩ４はディジタル入力部、Ｄ０１〜ＤＯ３
はディジタル出力部、ＳＷ３、ＳＷ２は制御スイッチで
ある。第１図に示す例はデュアルシステムになつており
ディジタル信号の入出力装置への入出力は通常はシステ
ムＳＹＳＩのディジタル入出力部Ｄｌｌ、ＤＯＩを介し
て行つており、システムＳＹＳＩ側に問題があると自動
的にスイッチＳＷ０、ＳＷ２にて切替えてシステムＳＹ
Ｓ２側のディジタル入出力部ＤＩ２、ＤＯ２を介して行
う。従つて個別入出力部ＤＩ，ＤＯ等の追加変更削減を
行う場合は、片側のシステムは動作させておき、他方の
システムを停止しこのシステム側に個別入出力部の追加
変更削減を行いこのシステムを動作させ、欠に別のシス
テムを停止して上記と同じ個別入出力部の追加削減を行
う。従つてこの部署の装置は片側運転にはなるがこれに
接続されている入出力装置側は停止せずに動作を継続す
る。しかしながら、個別入出力部が二重になつているの
でシステムが高価になる欠点がある。第２図に示す例で
はマイクロセツサシステム部はジユアルシステムになつ
ているので個別入出力部ＤＩ３，ＤＩ４，ＤＯ３の制御
は通常はシステムＳＹＳ３より行つておりシステムＳＹ
Ｓ３側に問題があるとシステムＳＹＳ４側に自動的に切
り換えを行うが、イ削ｕ入出力部は一重のため個別入出
力部の追加変更削減する場合、システムＳＹＳ３又はＳ
ＹＳ４より個別入出力部ＤＩ３，ＤＩ４，ＤＯ３がアク
セルされている場合に追Ｄロ変更削減を行うとこのシヨ
ツクでデータバス２／″５が乱されシステムＳＹＳ３，
ＳＹＳ４のマイクロプロセツサ１″，１′４に誤データ
を渡すことがあるのでシステムＳＹＳ３，ＳＹＳ４を停
止しなければならないと訂う欠点がある。本発明の目的
は上記の欠点をなくするために個別入出力部は一重でし
かも個別入出力部の追加、削減の場合この部署の装置を
停止せずに可能な方式の提供にある。
１”はマイクロプロセッサ、２、２’、２″、２”はデ
ータバス、３、３’はマイクロプロセッサ側個別入出力
部制御付加装置、４、４’は個別入出力部側個別入出力
部制御付加装置、Ｍ０ＤＥＭ１〜Ｍ０ＤＥＭ４は通信回
線との接続用変復調器、Ｒ０Ｍ１〜ＲＯＭ４は読出専用
メモリ、ＲＡＭ１〜ＲＡＭ４はランダムアクセスメモリ
、Ｄ１１〜ＤＩ４はディジタル入力部、Ｄ０１〜ＤＯ３
はディジタル出力部、ＳＷ３、ＳＷ２は制御スイッチで
ある。第１図に示す例はデュアルシステムになつており
ディジタル信号の入出力装置への入出力は通常はシステ
ムＳＹＳＩのディジタル入出力部Ｄｌｌ、ＤＯＩを介し
て行つており、システムＳＹＳＩ側に問題があると自動
的にスイッチＳＷ０、ＳＷ２にて切替えてシステムＳＹ
Ｓ２側のディジタル入出力部ＤＩ２、ＤＯ２を介して行
う。従つて個別入出力部ＤＩ，ＤＯ等の追加変更削減を
行う場合は、片側のシステムは動作させておき、他方の
システムを停止しこのシステム側に個別入出力部の追加
変更削減を行いこのシステムを動作させ、欠に別のシス
テムを停止して上記と同じ個別入出力部の追加削減を行
う。従つてこの部署の装置は片側運転にはなるがこれに
接続されている入出力装置側は停止せずに動作を継続す
る。しかしながら、個別入出力部が二重になつているの
でシステムが高価になる欠点がある。第２図に示す例で
はマイクロセツサシステム部はジユアルシステムになつ
ているので個別入出力部ＤＩ３，ＤＩ４，ＤＯ３の制御
は通常はシステムＳＹＳ３より行つておりシステムＳＹ
Ｓ３側に問題があるとシステムＳＹＳ４側に自動的に切
り換えを行うが、イ削ｕ入出力部は一重のため個別入出
力部の追加変更削減する場合、システムＳＹＳ３又はＳ
ＹＳ４より個別入出力部ＤＩ３，ＤＩ４，ＤＯ３がアク
セルされている場合に追Ｄロ変更削減を行うとこのシヨ
ツクでデータバス２／″５が乱されシステムＳＹＳ３，
ＳＹＳ４のマイクロプロセツサ１″，１′４に誤データ
を渡すことがあるのでシステムＳＹＳ３，ＳＹＳ４を停
止しなければならないと訂う欠点がある。本発明の目的
は上記の欠点をなくするために個別入出力部は一重でし
かも個別入出力部の追加、削減の場合この部署の装置を
停止せずに可能な方式の提供にある。
本発明は上記の目的を達成するために二重化されたマイ
クロブロセツサ装置から一重の個別入出力部をアクセス
するために該二重化されたマイクロブロセツサ装置側の
データバスと一重の個別入出力部用データパス間に個別
入出力制御付加装置を有するデータ交換システムにおい
て、該個別入出力部用データバス側の個別入出力制御付
加装置にスイツチを設け、該個別入出力部用データバス
に個別入出力部を追力ｌ削減する場合、該スイツチを切
換ることによりマイクロブロセツサ側からのアクセス信
号を該個別入出力部用データバスに出力することをロツ
クすると共にマイクロブロセツサ側にはあたかもデータ
を受取つた如く応答信号を返すことを特徴とするデータ
バスロツク方式である。
クロブロセツサ装置から一重の個別入出力部をアクセス
するために該二重化されたマイクロブロセツサ装置側の
データバスと一重の個別入出力部用データパス間に個別
入出力制御付加装置を有するデータ交換システムにおい
て、該個別入出力部用データバス側の個別入出力制御付
加装置にスイツチを設け、該個別入出力部用データバス
に個別入出力部を追力ｌ削減する場合、該スイツチを切
換ることによりマイクロブロセツサ側からのアクセス信
号を該個別入出力部用データバスに出力することをロツ
クすると共にマイクロブロセツサ側にはあたかもデータ
を受取つた如く応答信号を返すことを特徴とするデータ
バスロツク方式である。
以下本発明の実施例につき図に従つて説明する。
第３図は本発明の個別入出力部側の個別入出力制御付加
装置のブロツク構成図、第４図は第３図のデコーダ内の
読出専用メモリのテーブル図で、図中５はバツフアレジ
スタ、６は出力ゲ一ト、７はセレクタ、８はカウンタ、
９はデコーダ、１０，１１はデータ線、１２はデータ転
送制御線、１３はイ劃リ入出力部用データバス制御線、
１４は応答信号送出線、ＳＷ３はスイツチ、１５は正常
の場合のシーケンスのテーブル、１６はスイツチＳＷ３
のオンの場合のシーケンスのテーブルである。動作とし
てはまず第２図においてマイクロプロセツサ１７７，１
″′側からデイジタル入出力部ＤＩ，ＤＯがアクセスさ
れている時個別入出力部を追加削減すると、このシヨツ
クで個別入出力部用データバス２″７が乱されマイクロ
ブロセツサ側に誤データを渡すことがある。そのため従
来はマイクロプロセツサ側を含め装置を停止していた。
本発明はこれを防止するために第２図個別入出力部側個
別入出力部制御付加装置４，４′に第３図に示すスイツ
チＳＷ３を設け尚第４図に示すデコーダ９の中の読出専
用メモリ内に応答信号はかえすが個別入出力部用データ
バスにアクセスを行なわないシーケンス１６を設けてあ
る。通常の場合データは、データ転送制御線１２より送
られる制御信号により制御されてデータ線１０より送ら
れてくる。このデータをバツフアレジスタ５に記憶しデ
コーダ９の中の読出専用メモリ第４図の通常の場合のシ
ーケンステーブル１５により制御されて、出力ゲ−ト６
を開閉して個別入出力部用データバス第２図の２″′５
に送ると共にこのデータバス２″１にデータバス制御線
１３より制御信号を送り第２図の個別入出力部ＤＩ３，
Ｄ１４，ＤＯ３に対し読みとり書き込みを行う。又一方
マイクロフ狛セツサ側個別入出力制御付カロ装置３，３
′側へはデータを受取つた応答信号を応答信号送出線１
４を通じて送る。個別入出力部を追カロ削減する場合は
スイツチＳＷ３をオンとする。これにより出力ゲ一卜６
は閉じられデータは個別入出力部用データバス２／７′
にはデータは送られなくなる。一方デコーダ９の中の読
出専用〆モリよりは第４図１６を読出し応答信号送出し
応答信号送出線１４を通してあたかもデータを受取つた
如く応答信号を返す。又個別入出力部用データバス制御
線１３はロツクされ制御信号は送られない。これにより
マイクロブＯセツサ側は正常に動作する。以上によりマ
イクロブロセツサ側を自め装置を停止する必要はなくな
る。本発明によれば個別入出力部は一重で経済的であり
個別入出力部用データバスに個別入出力部を追加削減す
る場合この部署の装置を停止することなく可能であるの
で常時監視する必要のあるシステムには非常に有効であ
る。
装置のブロツク構成図、第４図は第３図のデコーダ内の
読出専用メモリのテーブル図で、図中５はバツフアレジ
スタ、６は出力ゲ一ト、７はセレクタ、８はカウンタ、
９はデコーダ、１０，１１はデータ線、１２はデータ転
送制御線、１３はイ劃リ入出力部用データバス制御線、
１４は応答信号送出線、ＳＷ３はスイツチ、１５は正常
の場合のシーケンスのテーブル、１６はスイツチＳＷ３
のオンの場合のシーケンスのテーブルである。動作とし
てはまず第２図においてマイクロプロセツサ１７７，１
″′側からデイジタル入出力部ＤＩ，ＤＯがアクセスさ
れている時個別入出力部を追加削減すると、このシヨツ
クで個別入出力部用データバス２″７が乱されマイクロ
ブロセツサ側に誤データを渡すことがある。そのため従
来はマイクロプロセツサ側を含め装置を停止していた。
本発明はこれを防止するために第２図個別入出力部側個
別入出力部制御付加装置４，４′に第３図に示すスイツ
チＳＷ３を設け尚第４図に示すデコーダ９の中の読出専
用メモリ内に応答信号はかえすが個別入出力部用データ
バスにアクセスを行なわないシーケンス１６を設けてあ
る。通常の場合データは、データ転送制御線１２より送
られる制御信号により制御されてデータ線１０より送ら
れてくる。このデータをバツフアレジスタ５に記憶しデ
コーダ９の中の読出専用メモリ第４図の通常の場合のシ
ーケンステーブル１５により制御されて、出力ゲ−ト６
を開閉して個別入出力部用データバス第２図の２″′５
に送ると共にこのデータバス２″１にデータバス制御線
１３より制御信号を送り第２図の個別入出力部ＤＩ３，
Ｄ１４，ＤＯ３に対し読みとり書き込みを行う。又一方
マイクロフ狛セツサ側個別入出力制御付カロ装置３，３
′側へはデータを受取つた応答信号を応答信号送出線１
４を通じて送る。個別入出力部を追カロ削減する場合は
スイツチＳＷ３をオンとする。これにより出力ゲ一卜６
は閉じられデータは個別入出力部用データバス２／７′
にはデータは送られなくなる。一方デコーダ９の中の読
出専用〆モリよりは第４図１６を読出し応答信号送出し
応答信号送出線１４を通してあたかもデータを受取つた
如く応答信号を返す。又個別入出力部用データバス制御
線１３はロツクされ制御信号は送られない。これにより
マイクロブＯセツサ側は正常に動作する。以上によりマ
イクロブロセツサ側を自め装置を停止する必要はなくな
る。本発明によれば個別入出力部は一重で経済的であり
個別入出力部用データバスに個別入出力部を追加削減す
る場合この部署の装置を停止することなく可能であるの
で常時監視する必要のあるシステムには非常に有効であ
る。
第１図は従来例の個別入出力部を二重化した場合のブロ
ツク構成図、第２図は従来例の・個別入出力部を一重の
場合のブロツク構成図、第３図は本発明の個別入出力部
側の個別入出力部制御付カロ装置のブロツク構成図、第
４図は第３図のデコーダ内の読出専用メモリのテーブル
図である。 図中、１，１′，１″，１５′７はマイクロブロセツサ
、２，２′，２″，２″′，２″７はデータバス、３，
３′はマイクロブロセツサ側個別入出力部制御付加装置
、４，４′は個別入出力部側個別入出力部制御付加装置
、ＭＯＤＥＭ１〜ＭＯＤＥＭ４は通信回線との接続用変
復調器、ＲＯＭ１〜ＲＯＭ４は読出専用メモリ、ＲＡＭ
，〜ＲＡＭ４はランダムアクセスメモリ、Ｄ１１〜ＤＩ
４はデイジタル入力部、ＤＯ１〜ＤＯ３はデイジタル出
力部、ＳＷ，，ＳＷ２は制御スイツチ、５はバツフアレ
ジスタ、６は出力ｆ−ト、７はセレクタ、８はカウンタ
、９はデコーダ、１０，１１はデータ線、１２はデータ
転送制御線、１３は個別入出力部用データバス制御線、
１４は応答信号送出線、ＳＷ３はスイツチ、１５は読出
専用〆モリ内の正常の場合のシーケンスのテーブル、１
６は読出専用〆モリ内のスイツチＳＷ３オンの場合のシ
ーケンスのテーブルである。
ツク構成図、第２図は従来例の・個別入出力部を一重の
場合のブロツク構成図、第３図は本発明の個別入出力部
側の個別入出力部制御付カロ装置のブロツク構成図、第
４図は第３図のデコーダ内の読出専用メモリのテーブル
図である。 図中、１，１′，１″，１５′７はマイクロブロセツサ
、２，２′，２″，２″′，２″７はデータバス、３，
３′はマイクロブロセツサ側個別入出力部制御付加装置
、４，４′は個別入出力部側個別入出力部制御付加装置
、ＭＯＤＥＭ１〜ＭＯＤＥＭ４は通信回線との接続用変
復調器、ＲＯＭ１〜ＲＯＭ４は読出専用メモリ、ＲＡＭ
，〜ＲＡＭ４はランダムアクセスメモリ、Ｄ１１〜ＤＩ
４はデイジタル入力部、ＤＯ１〜ＤＯ３はデイジタル出
力部、ＳＷ，，ＳＷ２は制御スイツチ、５はバツフアレ
ジスタ、６は出力ｆ−ト、７はセレクタ、８はカウンタ
、９はデコーダ、１０，１１はデータ線、１２はデータ
転送制御線、１３は個別入出力部用データバス制御線、
１４は応答信号送出線、ＳＷ３はスイツチ、１５は読出
専用〆モリ内の正常の場合のシーケンスのテーブル、１
６は読出専用〆モリ内のスイツチＳＷ３オンの場合のシ
ーケンスのテーブルである。
Claims (1)
- １ 二重化されたマイクロプロセッサ装置から一重の個
別入出力部をアクセスするために該二重化されたマイク
ロプロセッサ装置側のデータバスと一重の個別入出力部
用データバス間に個別入出力制御付加装置を有し、各マ
イクロプロセッサ装置にて、少なくとも個別入力部から
のデータをサイクリツクに伝送するサイクリツクデータ
伝送システムにおいて、該個別入出力部用データバス側
の個別入出力制御付加装置にスイッチを設け、該個別入
出力部用データバスに個別入出力部を追加削減する場合
、該スイッチを切換えることによりマイクロプロセッサ
側からのアクセス信号を該個別入出力部用データバスに
出力することをロックすると共にマイクロプロセッサ側
にはあたかもデータを受取つた如く応答信号を返すこと
を特徴とするデータバスロック方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55161736A JPS5948419B2 (ja) | 1980-11-17 | 1980-11-17 | デ−タバスロック方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55161736A JPS5948419B2 (ja) | 1980-11-17 | 1980-11-17 | デ−タバスロック方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5785134A JPS5785134A (en) | 1982-05-27 |
| JPS5948419B2 true JPS5948419B2 (ja) | 1984-11-26 |
Family
ID=15740902
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55161736A Expired JPS5948419B2 (ja) | 1980-11-17 | 1980-11-17 | デ−タバスロック方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5948419B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4835737A (en) * | 1986-07-21 | 1989-05-30 | American Telephone And Telegraph Company, At&T Bell Laboratories | Method and apparatus for controlled removal and insertion of circuit modules |
-
1980
- 1980-11-17 JP JP55161736A patent/JPS5948419B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5785134A (en) | 1982-05-27 |
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