KR100225517B1 - 전전자 교환기의 프로세서와 타임 슬롯 스위치간 이중화 알람 통신 장치 - Google Patents

전전자 교환기의 프로세서와 타임 슬롯 스위치간 이중화 알람 통신 장치

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Abstract

본 발명은 전전자 교환기의 프로세서와 디바이스간 알람 통신 장치에 관한 것으로서, 상태 알람 신호 및 케이블 탈장 알람 신호를 출력하는 동일 디바이스(D1-D16)들과 각각 연결된 타임 슬롯 스위치들을 적어도 한쌍이상(SA1-SA4), (SB1-SB4)구비하고, 타임 슬롯 스위치(SA1-SA4), (SB1-SB4)들과 두 개의 프로세서(P1,P2)들은 이중화 상태로 연결 구성되며; 타임 슬롯 스위치(SA1-SA4), (SB1-SB4)들은 디바이스(D1-D16)들의 상태 알람 신호 및 탈장 알람 신호를 각각 저장하는 레지스터(R1,R2) 및 쌍을 이루는 타임 슬롯 스위치(SA1-SA4), (SB1-SB4)의 상태 알람 신호 및 탈장 알람 신호를 저장하는 레지스터(R3,R4)를 구비하고; 프로세서(P1,P2)는 타임 슬롯 스위치(SA1-SA4), (SB1-SB4)의 레지스터(R1-R4)에 저장된 알람 신호를 선택적으로 독취하게 구성되어 있다.
즉, 본 발명은 타임 슬롯 스위치내에 레지스터를 구성하여 디바이스의 알람 신호를 레지스터에 저정하고, 프로세서로 하여금 레지스터의 알람 신호를 선택적으로 독취하게 하는 구성을 가진 전전자 교환기에서 프로세서와 타임 슬롯 스위치를 이중으로 구성하므로써 안전성을 높인다는 효과가 있다.

Description

전전자 교환기의 프로세서와 타임 슬롯 스위치간 이중화 알람 통신장치
제1도는 본 발명에 따른 전전자 교환기의 프로세서와 타임 슬롯 스위치간 이중화 알람 통신 장치의 블록도.
제2도는 본 발명에 따른 타임 슬롯 스위치들 내에 구성되는 레지스터들의 일예를 도시한 도면.
제3도는 본 발명에 따른 프로세서와 타임 슬롯 스위치들과 관계만을 도시한 도면.
제4도는 본 발명에 따른 프로세서와 타임 슬롯 스위치간에 전송되는 신호들을 도시한 도면.
제5도는 본 발명에 따른 프로세서와 타임 슬롯 스위치내에 구성되는 버퍼 회로의 블록도.
* 도면의 주요부분에 대한 부호의 설명
P1, P2 : 프로세서 D1-D16 : 디바이스
SA1-SA4, SB1-SB43 : 타임 슬롯 스위치
본 발명은 전전자 교환기에 관한 것으로서, 더욱 상세하게는 프로세서와 텔레포니 디바이스(Telepony Device)간의 통신을 타임 슬롯 방식으로 구현한 전전자 교환기에서 타임 슬롯 스위치와 프로세서간의 알람 신호를 이중으로 통신할 수 있게 한 전전자 교환기의 프로세서와 디바이스간 이중화 통신 장치에 관한 것이다.
전전자 교환기는 일반적으로 두 개의 프로세서 레벨 즉, 상위 레벨인 T 그룹 프로세서와, 하위 레벨 프로세서인 B/D 그룹 프로세서들을 구비한다. T 그룹 프로세서들은 T 버스를 공유하게 구성되고 이들 간에는 상호 평형 관계를 형성하며 B/D 버스를 공유하는 B 프로세서 및 D 프로세서와는 수직 관계를 형성한다.
하위 레벨인 B 프로세서는 가입자 회로, 트렁크 회로 및 각종 신호 장치를 포함하는 텔레포니(Telepony) 장치를 직접 제어하며, D 프로세서는 마그네틱 테이프 드라이버, 디스크 드라이버 및 CRT 등의 유지 보수용 시스템 주변 장치를 제어하고 모분구간의 통신 및 경보 기능도 제어하게 구성되어 있다.
상위 레벨 T 프로세서는 하위 레벨인 B 프로세서 및 D 프로세서로부터 발생된 각종 신호를 기준으로 기능적으로 분산된 전 T 프로세서 유니트에서 각각 전반적인 호처리 기능과 시스템의 MA 기능을 수행하며 그 결과를 다시 B 프로세서 및 D 프로세서로 전송하므로써 전체 기능 교환이 이루어진다.
이와 같이 전전자 교환기에서는 다수개의 프로세서들을 구비하고 있으며, 특히 하위 프로세서 즉, B 프로세서 및 D 프로세서들은 상술한 바와 같이 각종 디바이스들에/로부터 정보의 송수신이 요하게 된다. 이러한 하위 프로세서와 디바이스들간에 정보를 교환하기 위한 통화로로서 종래에는 일반적인 버스를 사용하여 구현하였다.
그러나, 버스를 이용하여 프로세서와 디바이스들간의 정보 교환로를 형성하면 프로세서와 연결되는 디바이스들의 숫자가 한정된다는 문제가 발생한다. 즉, 버스를 이용한 통신은 버스를 통하여 통신할 디바이스가 별도의 어드레스를 통하여 지정되어야 하므로, 그 구성이 복잡해지며, 어드레스의 지정 문제 등으로 프로세서와 연결되는 디바이스의 수가 한정된다는 문제가 있었다.
본 발명자는 이러한 문제를 해결하기 위하여 ''전전자 교환기의 프로세서와 디바이스간 통신 장치(출원번호 제96-20140호)'' 를 출원하였다. 이 출원에서 본 발명자는 프로세서와 디바이스간에 타임 슬롯 스위치를 구성하므로써 프로세서와 디바이스들은 타임 슬롯 방식으로 통신하도록 하였다.
한편, 전전자 교환기에서의 각 프로세서는 각각의 디바이스들의 상태를 관리하기 위하여 발생되는 여러 알람 신호를 취합하여야 한다. 즉, 각 프로세서는 디바이스들의 알람 신호 및 디바이스간의 탈장 여부를 알리는 탈장 알람 신호를 취합하여야 하는 바, 이를 위한 별도의 통신로가 확보되어야 한다.
본원 발명자는 이러한 통신로의 확보를 위하여 ''전전자 교환기의 프로세서와 디바이스간 알람 통신 장치(출원번호 제96-20143호)''를 출원하였다. 이 출원에서 본원 발명자는 타임 슬롯 스위치내에 레지스터를 구성하여 프로세서와 디바이스간의 통신로를 구성하였다.
한편, 전전자 교환기에 있어서 프로세서와 디바이스간에는 안전한 통화로 확보되어야 하며, 이에 따라 프로세서와 타임 슬롯 스위치간의 이중화가 요망된다.
본 발명은 이러한 요망에 부응하기 위하여 안출한 것으로서, 본 발명의 목적은 프로세서와 타임 슬롯 스위치를 이중화하여 구성한 전전자 교환기의 프로세서와 타임 슬롯 스위치간 이중화 알람 통신 장치를 제공하는데 있다.
본 발명에 따른 전전자 교환기의 프로세서와 타임 슬롯 스위치간 이중화 알람 통신 장치는, 전전자 교환기의 프로세서와 타임 슬롯 스위치간 알람 통신 장치에 있어서, 상태 알람 신호 및 케이블 탈장 알람 신호를 출력하는 동일 디바이스들과 각각 연결된 타임 슬롯 스위치들은 적어도 한쌍이상 구비하고, 타임 슬롯 스위치들과 두 개의 프로세들이 이중화 상태로 연결 구성되며; 타임 슬롯 스위치들은 디바이스들의 상태 알람 신호 및 탈장 알람 신호를 각각 저장하는 레지스터 및 쌍을 이루는 타임 슬롯 스위치의 상태 알람 신호 및 탈장 알람 신호를 저장하는 레지스터를 구비하고; 프로세서는 타임 슬롯 스위치의 레지스터에 저장된 알람 신호를 선택적으로 독취하게 구성된다.
이하, 본 발명의 일 실시예를 첨부된 도면을 참조하여 상세히 설명한다.
제1도는 본 발명에 따른 전전자 교환기의 프로세서와 타임 슬롯 스위치간 이중화 알람 통신 장치의 블록도로서, 도시된 바와 같이 두개의 프로세서(P1,P2)들에는 4개의 타임 슬롯 스위치(SA1-SA4), (SB1-SB4)들이 각각 이중화로 연결되어 있으며, 각 타임 슬롯 스위치(SA1-SA4), (SB1-SB4)에는 16개의 디바이스(D1-D16)들이 각기 연결되어 있다. 여기서 타임 슬롯 스위치(SA1-SA4)와 타임 슬롯 스위치(SB1-SB4)에 연결된 디바이스(D1-D16)들은 동일한 것임을 본 발명의 기술 분야에서 통상의 지식을 가진 자는 용이하게 알 수 있을 것이다.
이러한 구성에서 각 디바이스(D1-D16)들이 송신하는 알람 신호로는 디바이스(D1-D16)들의 상태에 대한 알람 신호 및 케이블 탈장 알람 신호가 존재한다.
타임 슬롯 스위치(SA1-SA4), (SB1-SB4)들은 이러한 알람 신호들을 취합하기 위하여 후술하는 설명으로부터 알 수 있는 바와 같이 상태 레지스터가 구성되어 이 알람 신호들을 상태 레지스터에 기록하고, 프로세서(P1,P2)는 이를 억세스(Access)하게 된다.
프로세서(P1,P2)에 인가되는 알람 신호의 갯수는, 16(디바이스 수)×2(2개의 알람 신호)×2(이중화 관련 상대편 알람)=64개, 64×4(하나의 프로세서(P1 또는 P2)에 연결되는 타임 슬롯 스위치(SA1-SA4), (SB1-SB4)의 수=256개가 된다.
즉, 프로세서(P1,P2)들은 각각 256개의 알람 신호를 독취할 수 있어야 한다.
제2도에는 타임 슬롯 스위치(SA1-SA4), (SB1-SB4)들 내에 구성되는 레지스터(R1-R4)들의 일예가 도시되어 있다. 도시된 바와 같이 하나의 타임 슬롯 스위치내에는 16비트의 레지스터 4개(R1-R4)가 구성되어 있다. 여기서 두 개의 레지스터(예컨대, (R1,R2)가 셀프(Self) 알람 레지스터라 하면(즉, 하나의 타임 슬롯 스위치에는 16개의 디바이스가 연결되어 있고, 이 16개의 디바이스들은 2개의 알람 신호를 출력하므로 16비트 레지스터 2개가 필요하다.) 나머지 두 개의 레지스터(R3,R4)들은 이중화에 따른 크로스 사이드(Cross Side)의 디바이스의 알람 신호를 위한 것이다.
이와 같이 타임 슬롯 스위치(SA1-SA4), (SB1-SB4)들의 레지스터(R1-R4)에 저장된 알람 신호들은 프로세서(P1,P2)들에 전달되어야 하며, 제3도에는 프로세서(P1,P2)가 레지스터(R1-R4)들을 억세스하는 상세 블록도가 도시되어 있다.
제3도에서는 프로세서(P1)와 타임 슬롯 스위치(SA1-SA4), (SB1-SB4)들과 관계만을 도시하였으며, 프로세서(P2)와 타임 슬롯 스위치(SA1-SA4), (SB1-SB4)들과의 관계 역시 이와 동일하다는 것을 후술하는 설명으로부터 본 발명의 기술 분야에서 통상의 지식을 가진 자는 용이하게 알 수 있을 것이다.
도시된 바와 같이 프로세서(P1)와 타임 슬롯 스위치(SA1-SA4), (SB1-SB4)들간의 알람 억세스는 I/O Map 방식으로 어드레스 라인과 데이터 라인(AL,DL)이 구성되어 있다. 따라서, 프로세서(P1)는 레지스터(R1-R4)를 지정하는 어드레스 신호를 출력하여 레지스터(R1-R4)를 지정하고, 지정된 레지스터(R1-R4)는 데이터 라인(DL)을 통하여 데이터를 출력하므로써 프로세서(P1)는 타임 슬롯 스위치(SA1-SA4), (SB1-SB4)내 레지스터(R1-R4)들의 정보을 독취할 수 있다.
여기서, 데이터 라인(DL)은 16비트의 레지스터(R1-R4)로부터 데이터가 프로세서(P1)에 전송되는 라인으로서 제4도에 도시된 바와 같이 타임 슬롯 스위치(SA1-SA4), (SB1-SB4)들에 같이 연결되어 있어 액티브 상태의 타임 슬롯 스위치(SA1-SA4) 또는 (SB1-SB4)들의 데이터만을 액세스할 수 있게 되어야 한다.
이를 위하여 본 발명에서는 제5도에 도시된 바와 같이 프로세서(P1,P2) 및 타임 슬롯 스위치(SA1-SA4), (SB1-SB4)에 버퍼 회로(11-14)들을 각각 구성하였다. 이 버퍼 회로(11-14)들을 3 상태 버퍼(B1-B8)로 구성되어 있다.
여기서, 이 버퍼 회로(11-14)는 타임 슬롯 스위치(SA1-SA4), (SB1-SB4)의 레지스터(R1-R4)의 내용을 I/O Map 방식으로 독취하기 위한 실질적 데이터 라인이라 할 수 있으며, 액티브/스탠바이 동작하는 타임 슬롯 스위치(SA1-SA4)는 (SB1-SB4)의 알람 신호까지 실질적으로 취합함은 상술한 바와 같다.
한편, 레지스터(R1-R4)의 내용은 프로세서(P1,P4)가 변경할 수 없으며, 각 시간 간격별로 억세스하여 결국 256비트의 레지스터(R1-R4) 내용을 모두 독취할 수 있게 된다. 알람 데이터의 방향은 타임 슬롯 스위치(SA1-SA4), (SB1-SB4)로부터 프로세서(P1,P2)의 일방향성이며, 프로세서(P1,P2)는 단지 일정 시간 별로 독취하기 위하여 버퍼(11,12)를 인에이블 시키고, 액티브 상태인 타임 슬롯 스위치(SA1-SA4), (SB1-SB4)만이 버퍼를 인에이블하여 데이터의 충돌을 없이 하여야 한다. 여기서, 알람 데이터의 방향은 상술한 바와 같이 일방향이나 버퍼(11-14)의 구성은 양방향임을 알 수 있다. 이와 같이 버퍼(11-14)를 양방향으로 구성한 것은 실질적으로 프로세서(P1,P2)가 타임 슬롯 스위치(SA1-SA4), (SB1-SB4)를 제어하거나 기타 상태 정보를 취득하기 위한 CPU데이터의 연장인 바 양방향성 제어가 가능한 구조로 되어야 하기 때문이다.
한편, 상술한 어드레스 신호는 레지스터(R1-R4)를 지정하기 위한 것이며, 별도로 타임 슬롯 스위치(SA1-SA4),(SB1-SB4)를 지정하기 위한 신호가 필요하다는 것은 용이하게 알 수 있을 것이다. 이를 위한 신호가 선택 신호이며, 이러한 선택은 타임 슬롯 스위치(SA1-SA4),(SB1-SB4)각각에 대하여 행하여지고, 선택된 타임 슬롯 스위치(SA1-SA4),(SB1-SB4)만이 버퍼(13,14)를 인에이블 시키도록 설계되어야 할 것이다.
또한, 상술한 제어 신호는 예컨대 프로세서(P1,P2)가 제공하는 독취/기록 신호, 어드레스 라인에 어드레스가 실려 있음을 알리기 위한 어드레스 스트로브 신호, 데이터 라인에 데이터가 실려있음을 알리는 데이터 스트로브 신호를 포함하며, 이 제어 신호는 어드레스 디코더를 거친 어드레스 신호와 함께 타임 슬롯 스위치(SA1-SA4), (SB1-SB4)의 버퍼(13,14)제어에 이용되어야 할 것이다.
여기서 미설명된 탈장 및 이상 신호는 타임 슬롯 스위치(SA1-SA4), (SB1-SB4)가 자신의 탈장이나 이상 상태를 알리기 위한 것으로서, 이 신호에 의하여 타임 슬롯 스위치(SA1-SA4), (SB1-SB4)의 액티브 및 스탠바이 상태가 결정되어질 것이다.
즉, 본 발명은 타임 슬롯 스위치내에 레지스터를 구성하여 디바이스의 알람 신호를 레지스터에 저장하고, 프로세서로 하여금 레지스터의 알람 신호를 선택적으로 독취하게 하는 구성을 가진 전전자 교환기에서 프로세서와 타임 슬롯 스위치를 이중으로 구성하므로써 안전성을 높인다는 효과가 있다.

Claims (4)

  1. 전자 교환기의 프로세서와 디바이스간 알람 통신 장치에 있어서, 상태 알람 신호 및 케이블 탈장 알람 신호를 출력하는 동일 디바이스(D1-D16)들과 각각 연결된 타임 슬롯 스위치들을 적어도 한쌍이상(SA1-SA4), (SB1-SB4)구비하고, 상기 타임 슬롯 스위치(SA1-SA4), (SB1-SB4)들과 두 개의 프로세서(P1,P2)들이 이중화 상태로 연결 구성되며; 상기 타임 슬롯 스위치(SA1-SA4), (SB1-SB4)들은 상기 디바이스(D1-D16)들의 상태 알람 신호 및 탈장 알람 신호를 각각 저장하는 레지스터(R1,R2) 및 쌍을 이루는 타임 슬롯 스위치(SA1-SA4), (SB1-SB4)의 상태 알람 신호 및 탈장 알람 신호를 저장하는 레지스터(R3,R4)를 구비하고; 상기 프로세서(P1,P2)는 상기 타임 슬롯 스위치(SA1-SA4), (SB1-SB4)의 레지스터(R1-R4)에 저장된 알람 신호를 선택적으로 독취하게 구성한 전전자 교환기의 프로세서와 타임 슬롯 스위치간 이중화 알람 통신 장치.
  2. 제1항에 있어서, 상기 프로세서(P1,P2)는 상기 타임 슬롯 스위치 타임 슬롯 스위치(SA1-SA4), (SB1-SB4)들중 하나를 선택하는 선택 신호 및, 상기 레지스터(R1-R4)들중 하나를 선택하는 어드레스 신호를 출력하게 구성하고; 상기 선택 신호에 의해 지정된 타임 슬롯 스위치(SA1-SA4), (SB1-SB4)는 어드레스 신호에 대응하는 레지스터(R1-R4)의 알람 신호를 데이터 선로를 통하여 상기 프로세서(P1,P2)에 인가하도록 구성한 전전자 교환기의 프로세서와 타임 슬롯 스위치간 이중화 알람 통신 장치.
  3. 제2항에 있어서, 상기 프로세서(P1,P2) 및 상기 타임 슬롯 스위치(SA1-SA4), (SB1-SB4)는, 독취 인에이블 신호에 따라 상기 데이터 선로로부터의 데이터를 입력하고, 기록 인에이블 신호에 따라 소정 데이터를 상기 데이터 선로로 출력하는 버퍼 회로(11-14)를 구비하는 전전자 교환기의 프로세서와 타임 슬롯 스위치간 이중화 알람 통신 장치.
  4. 제3항에 있어서, 상기 버퍼 회로(11-14)는, 상기 독취 인에이블 신호에 따라 상기 데이터 선로로부터의 데이터를 입력하는 제1삼상태 버퍼(B1,B3,B5,B7)와; 상기 기록 인에이블 신호에 따라 소정 데이터를 상기 데이터 선로로 출력하는 제2삼상태 버퍼(B2,B4,B6,B8)를 구비하는 전전자 교환기의 프로세서와 타임 슬롯 스위치간 이중화 알람 통신 장치.
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