KR100301769B1

KR100301769B1 - 감시제어시스템의메모리장치

Info

Publication number: KR100301769B1
Application number: KR1019980031770A
Authority: KR
Inventors: 구자철
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1998-08-04
Filing date: 1998-08-04
Publication date: 2001-10-27
Also published as: KR20000013094A

Abstract

본 발명은 이중화 체제로 구축해야 하는 여러 감시 제어 시스템에서 인터럽트에 의한 신속한 이중화 감시 체제를 메모리 모듈 자체에 구축함으로써 메인 CPU에 걸리는 부하를 감소시킬 수 있도록 한 감시 제어 시스템의 이중화 기능을 갖는 메모리 장치에 관한 것이다. 본 발명의 메모리 장치는 두 개의 메모리 장치가 플랫 케이블에 의해 상호 연결된 채로 이중화 되어 일측 메모리 장치의 데이터가 상대측의 메모리 장치로 리프레시 되도록 한 감시 제어 시스템의 메모리 장치에 있어서, 자기측의 메인 CPU에 인터럽트를 발생시키는 인터럽트 발생 수단 및 미리 설정된 시간동안 상기 상대측 메모리 모듈로부터 시스템이 동작 중임을 알리는 신호가 입력되지 않은 경우에 상기 인터럽트 발생 수단에 상대측의 이상 상태를 알리는 워치독 검출 수단을 구비한 것을 특징으로 한다. 전술한 구성에서, 상기 메모리 장치는 상기 플랫 케이블과 각 비트가 연결된 통신 레지스터를 더 구비하여 자기측 및 상대측 메모리 장치의 각종 상태를 저장하며, 상기 상대측 메모리 장치로부터 발생되는 인터럽트 요구는 상기 통신 레지스터의 해당 비트에 저장된 후에 상기 인터럽트 발생 수단에 제공될 수 있다. 더욱이, 상기 상대측 메모리 장치에 공급되는 전원의 패일을 검출하는 수단을 더 구비하고, 상기 통신 레지스터에는 상기 파워 패일 검출 수단의 검출 결과를 저장하는 비트를 할당할 수도 있다.

Description

감시 제어 시스템의 메모리 장치

본 발명은 감시 제어 시스템의 이중화 기능을 갖는 메모리 장치에 관한 것으로, 특히 감시 제어 시스템의 핵심 부분의 이중화 전환의 신속성 및 안정성을 높이기 위해서 데이터를 자동으로 신속하게 리프레시시키고, 이중화 운영 관련 레지스터를 두어 여러 가지 이중화 관리 상황에 대처할 수 있도록 한 감시 제어 시스템의 이중화 기능을 갖는 메모리 장치에 관한 것이다.

감시 제어 시스템은 자체적으로 독립된 데이터 베이스를 구축하여 시스템 구성에 해당하는 엔지니어링 관련 작업 및 설비의 감시/제어를 수행하는 MMI(Man Machine Interface) 노드와 실제 현장의 입출력 점검값을 읽어 들이거나 제어 신호를 출력하는 실시간 운영 체제를 탑재한 컨트롤 노드, 그와 연결된 각종 필드(Field) 장치, 그리고 작업자에게 사건 발생 상황을 전달하는 경보/통보 장치로 구성된다. 따라서 이러한 감시 제어 시스템에서 네트워크라고 함은 각 노드 사이의 인터페이스와 네트워크의 신뢰성과 안정성을 제공하기 위한 것으로, 네트워크 이중화를 포함한 시스템 전체의 네트워크를 의미한다.

도 1은 종래의 감시 제어 시스템에서의 데이터 이중화 장치의 블록 구성도로서, 네트워크의 본래의 기능에 리프레시(Refresh) 및 상대 감시를 분할하여 맡게 되는 기능을 부가시킨 형태를 도시하고 있다. 즉, 종래에는 도 1에 도시한 바와 같이, 메인(Main) MMI 노드 등으로 되는 주제어기(10) 및 백업(Back-up) MMI 노드 등으로 되는 부제어기(20)에 각각 메인 프로세서 모듈(12);(22), 필드 버스 제어기(14);(24) 및 공용 메모리(Shared Memory)(16);(26)가 구비되어 있고, 이러한 구성에서 각각의 메인 프로세서 모듈(12),(22)은 상호 랜(LAN) 등의 제어 네트워크(30)로 연결되며, 각각의 필드 버스 제어기(14),(24)는 필드 버스(40)를 통해 연결되어 있다. 도 1에서 미설명 부호 50은 각각의 필드 포인트들(미도시)의 입출력 점검값을 읽어 들이거나 제어 데이터를 출력하는 컨트롤 노드를 나타낸다.

전술한 구성을 가지는 종래의 데이터 이중화 장치에 있어서는 하드웨어 사이에 반드시 공유되어야 하는 제어 데이터를 주제어기(10)가 부제어기(20)에게 그대로 업데이트시키는 리프레시 동작이 무충돌(Bumpless) 제어를 위해 반드시 필요하다. 현재 이러한 구조에 대한 여러 가지 변형이 있을 수 있지만, 제어 네트워크(30) 또는 필드 버스(40) 등의 네트워크(이하, 간단히 필드 네트워크라고 한다)를 통한 리프레시 및 상호 감시가 이루어진다는 점에서는 기본적으로는 같다.

그런데, 일반적으로 통신 네트워크에는 하드웨어에 따른 전송 속도의 제한이나 프로토콜 및 부하에 따른 속도의 가변성이 존재하기 때문에 데이터의 양에 따른 리프레시 속도는 원래 네트워크의 전송 속도의 몇 배가 될 수 있다. 따라서, 이와 같은 빠른 제어 속도에 준하는 리프레시 속도를 가져야만 무충돌 제어가 원활하게 수행되는데, 도 1에 도시한 이중화 장치에서와 같이 이를 통신으로 해결하는 데에는 많은 문제점이 있다. 또한, 도 1에 도시한 이중화 장치에서는 상호 감시를 필드 네트워크를 통해서 수행하고 있는데, 이에 따라 상대의 통신 실패를 판단하는데 많은 시간이 소요되고, 결과적으로 이중화 전환에 소요되는 시간이 증대되는 문제점이 있다. 이는 특히 빠른 변화 특성을 가지고 동작하는 필드 포인트에 대한 제어에서 이중화 전환 시 제어값의 충돌이 발생할 여지가 크고, 이는 전체 공정에 매우 중대한 문제를 발생시킬 수도 있게 된다.

도 2는 종래의 개량된 실시예에 따른 감시 제어 시스템에서의 데이터 이중화 장치의 블록 구성도이다. 도 2에 도시한 이중화 장치에 있어서는 주제어기(60)와 부제어기(70)의 각각에는 메인 프로세서 모듈(62);(72), 필드 버스 제어기(64);(74) 및 공용 메모리(66);(76)가 구비되어 있고, 각각의 메인 프로세서 모듈(62);(72)은 상호 제어 네트워크(80)로 연결되며, 각각의 공용 메모리(66);(76)는 상호 플랫 케이블(90) 등에 의해 연결되어 있다.

전술한 구성을 가지는 데이터 이중화 장치에서는 리프레시할 제어 데이터가 플랫 케이블(90)을 통한 하드웨어적인 방법에 의해 자동으로 업데이트되기 때문에 네트워크를 통하지 않고 바로 독립적인 노드들끼리 공유 메모리의 데이터를 리프레시할 수 있게 되었고, 이에 따라 그 속도가 약 200[Mbps]에 이를 정도로 증가되었다. 또한 상호 감시하는 체제도 빠른 메모리로 옮겨 왔으므로 그만큼 그 속도를 증가시킬 수 있고, 결국 이중화 전환에 걸리던 시간도 단축되었다.

그러나, 상호 감시 기능에 있어서는 종래와 마찬가지로 자신이 살아 있다고 맥박질(heart-beating) 하는 것과 상대가 살아 있는 지를 체크하는 두 가지 폴링(polling)에 의한 방법으로만 가능하고 또한 그 폴링 프로그램은 빠른 주기를 가져야 하는데, CPU가 제어 운전을 수행하는 이외에 이러한 상호 감시 프로그램 까지도 수행해야 하기 때문에 많은 부하를 가지는 문제점이 있다.

본 발명은 전술한 문제점을 해결하기 위하여 안출된 것으로서, 이중화 체제로 구축해야 하는 여러 감시 제어 시스템에서 인터럽트에 의한 신속한 이중화 감시 체제를 메모리 모듈 자체에 구축함으로써 메인 CPU에 걸리는 부하를 감소시킬 수 있도록 한 감시 제어 시스템의 이중화 기능을 갖는 메모리 장치를 제공함에 그 목적이 있다.

전술한 목적들을 달성하기 위한 본 발명의 메모리 장치는 두 개의 메모리 장치가 플랫 케이블에 의해 상호 연결된 채로 이중화 되어 일측 메모리 장치의 데이터가 상대측의 메모리 장치로 리프레시 되도록 한 감시 제어 시스템의 메모리 장치에 있어서, 자기측의 메인 CPU에 인터럽트를 발생시키는 인터럽트 발생 수단 및 미리 설정된 시간동안 상기 상대측 메모리 모듈로부터 시스템이 동작 중임을 알리는 신호가 입력되지 않은 경우에 상기 인터럽트 발생 수단에 상대측의 이상 상태를 알리는 워치독 검출 수단을 구비한 것을 특징으로 한다.

전술한 구성에서, 상기 메모리 장치는 상기 플랫 케이블과 각 비트가 연결된 통신 레지스터를 더 구비하여 자기측 및 상대측 메모리 장치의 각종 상태를 저장하며, 상기 상대측 메모리 장치로부터 발생되는 인터럽트 요구는 상기 통신 레지스터의 해당 비트에 저장된 후에 상기 인터럽트 발생 수단에 제공될 수 있다. 더욱이, 상기 상대측 메모리 장치에 공급되는 전원의 패일을 검출하는 수단을 더 구비하고, 상기 통신 레지스터에는 상기 파워 패일 검출 수단의 검출 결과를 저장하는 비트를 할당할 수도 있다.

도 1은 종래의 감시 제어 시스템에서의 데이터 이중화 장치의 블록 구성도,

도 2는 종래의 개량된 실시예에 따른 감시 제어 시스템에서의 데이터 이중화 장치의 블록 구성도,

도 3은 본 발명의 양호한 실시예에 따른 감시 제어 시스템의 이중화 기능을 갖는 메모리 장치의 상세 블록 구성도이다.

*** 도면의 주요 부분에 대한 부호의 설명 ***

10: 주제어기, 12, 22: 메인 프로세서 모듈,

14, 24: 필드 버스 제어기, 16, 26: 공용 메모리,

20: 부제어기, 30: 통신 네트워크,

40: 필드 네트워크, 50: 컨트롤 노드,

60: 주제어기, 62, 72: 메인 프로세서 모듈,

64, 74: 필드 버스 제어기, 66, 76: 공용 메모리,

70: 부제어기,

80: 제어 네트워크, 90: 플랫 케이블,

100: 주제어기측 메모리 모듈,

110: 시스템 버스, 120: 통신 레지스터,

122: 자기측 레지스터, 124: 상대측 레지스터,

130: 메모리, 132: 메모리 제어부,

140: 워치독 시간 설정부, 142: 워치독 검출부,

150: 파워 패일 검출부, 160: 인터럽트 제어부,

162: 인터럽트 선택부, 170: 로컬 인터페이스,

180: 플랫 케이블, 200: 부제어기측 메모리 모듈

이하에는 첨부한 도면을 참조하여 본 발명의 양호한 실시예에 따른 감시 제어 시스템의 이중화 기능을 갖는 메모리 장치에 대해서 상세하게 설명한다.

도 3은 본 발명의 양호한 실시예에 따른 감시 제어 시스템의 이중화 기능을 갖는 메모리 장치의 상세 블록 구성도이다. 도 3에 도시한 바와 같이 본 발명의 메모리 장치에 있어서는 주제어기측 메모리 모듈(100), 즉 자기측 메모리 모듈에 도 2에 도시한 종래의 이중화 장치에서 자동 리프레시를 위한 소자들, 즉 메모리(130), 메모리(130)의 읽기/쓰기를 제어하는 메모리 제어부(132), 제어 레지스터(미도시) 및 플랫 케이블(180)이 구비되며, 이외에도 본 발명에 따른 신규한 구성 요소로 자기측 메모리 모듈(100)과 부제어기측 메모리 모듈(200), 즉 상대측 메모리 모듈의 여러 가지 상태 정보를 저장하는 통신 레지스터(120), 시스템 버스(110)를 통해 메인 CPU 모듈(미도시)에 인터럽트를 걸어 주는 인터럽트 선택부(162)와 이를 제어하는 인터럽트 제어부(160), 워치독 시간 설정부(140)에 의해 임의로 설정된 시간값이 경과한 후에도 상대의 맥박질이 없으면 시간 초과 에러를 인터럽트 방법으로 알리는 워치독 검출부(142) 및 상대측 메모리 모듈(200)에 전원(이하, 파워라고 한다)이 정상적으로 공급되고 있는 지를 체크하여 그 결과를 출력하는 파워 패일 검출부(150)를 구비한다.

전술한 구성에서, 통신 레지스터(120)의 자기측 레지스터(122) 및 상대측 레지스터(124)에 포함된 각 비트는 플랫 케이블(180)의 한 라인씩을 차지하고 있는 바, 모두 16개의 라인으로 연결되어 자기측 및 상대측 메모리 모듈(100),(200)에 대해 각 8 비트씩이 할당된다. 그리고 이렇게 대응되는 양측 메모리 모듈(100),(200)의 각 비트는 플랫 케이블(180)에 의해 동일한 값을 유지하게 된다. 이러한 인터럽트 선택부(162), 워치독 검출부(142) 및 파워 패일 검출부(150)의 체크 결과는 통신 레지스터(120)에 종합적으로 기록되는데, 이에 따라 인터럽트에 의해서 뿐만이 아니라 통신 레지스터(120)에 기록된 값을 읽는 것에 의해서도 그 상태를 파악할 수 있게 되어 있다.

도 3에 도시한 화살표는 통신 레지스터(120)의 해당 비트에 정보를 기록한다는 의미인 바, 통신 레지스터(120)의 각 비트가 갖는 의미들은 예를 들어 아래의 표 1 및 표 2와 같다.

자기측 레지스터의 각 비트의 의미

번호	의미	구체예
b7	상대 MDSM으로부터의 인터럽트값 저장	1: 인터럽트, 0: 없음
b6	자기 MFC의 운전 모드값	1: 운영, 0: 대기
b5	상대 MFC의 파워 패일 기록	1: 상대 파워 정상, 0: 패일
b4	예비
b3	상대 MFC의 읽기 시간 초과 체크 결과	1: 상대 MFC 정상, 0: 시간초과
b2	자기 MDSM 보드 인터럽트 클리어	1: 인터럽트 클리어, 0: 없음
b1	상대 MFC가 세팅한 워치독 타이머 인터럽트 인에이블시킴. 즉, 상대 MFC가 읽기 어드레스 시간 초과 에러를 체크해 달라고 요청한 것임	1: 인에이블(상대 MFC의 주기적인 레지스터 읽기 시간 초과 체크)0: 디스에이블(상대 MFC의 읽기 시간 초과를 체크하지 않음. 무조건 정상)
b0	상대 MDSM에 보내는 모드 요청값 저장, 이곳과 상대 레지스터의 b0에 값을 저장한 후에 상대에게 인터럽트를 보내서 알림.	1: 운영, 0: 대기

상대측 레지스터의 각 비트의 의미

번호	의미	구체예
b7	상대 MDSM에게 인터럽트를 보낼 때	1: 인터럽트, 0: 없음
b6	상대 MFC의 운전 모드값	1: 운영, 0: 대기
b5	사용하지 않음	1: 상대 파워 정상, 0: 타임아웃
b4	예비
b3	사용하지 않음	1: 상대 MFC 정상, 0: 타임아웃
b2	사용하지 않음	1: 인터럽트 클리어, 0: 없음
b1	자기 MFC가 상대 MDSM에 세팅한 WDT인터럽트 인에이블. 즉 자신이 현재 정상이므로 상대가 자기의 맥박질을 체크해 달라는 의미.	1: 상대 MFC에게 자기의 읽기 시간 초과를 체크해줄 것을 요청,0: 상대 MFC에게 자기의 읽기 시간 초과를 체크하지 말 것을 알림.
b0	상대 MDSM에 보내는 모드 요청값 저장, 이곳과 자기 레지스터의 b0에 값을 저장한 후에 상대에게 인터럽트를 보내서 알림	1: 운영, 0: 대기

상기한 표 1 및 표 2에서 MDSM은 Memory Data Synchronous Module을 의미하며, MFC는 Multi-Function Controller를 의미한다.

이하에서는 본 발명에 따른 이중화 메모리 장치의 동작에 대해서 상세하게 설명한다.

먼저 본 발명에서는 메모리 데이터의 리프레시 속도가 일반 공유 메모리의 액세스 속도에 준하는 200[nsec/word]로서 메모리 자체에 구현한 쓰기 로직에 의해 자동으로 상대측 메모리에 리프레시된다. 또한 본 발명에 따른 메모리 모듈(100)은 자체적으로 두 가지 진단 기능을 가지고 있는데, 하나는 상대측 메모리 모듈(200)의 파워 패일을 체크하는 기능이고, 나머지 하나는 상대측 메인 CPU의 맥박질 동작을 체크하는 기능이다. 첫 번째로 상대측 메모리 모듈(200)의 파워 패일 체크 기능에 따르면 파워 패일이 상대측 레지스터(124)의 값 이상(異常)으로 이어지기 때문에 그 결과가 자기측 레지스터(122)의 b5에 기록된다. 즉, 상대측 메모리 모듈(200)의 파워 패일로 인한 패일 인터럽트를 받았을 때 자기측 메인 CPU에서는 자기측 레지스터(122)의 b5를 통해 상대측 메모리 모듈(200)이 파워 패일 상태임을 확인할 수가 있고, 상대측 레지스터(124)의 값은 읽어볼 필요가 없다.

두 번째로 상대측 메인 CPU(미도시)의 맥박질 동작 체크 기능에 대해 설명하면, 상대측 메인 CPU의 맥박질 신호가 워치독 시간 설정부(140)에서 설정한 시간 내에 계속해서 발생되지 않을 경우에 바로 자기측 메인 CPU에게 인터럽트를 걸어 상대측 메인 CPU가 이상(異常) 상태임을 알리게 된다. 따라서, 자기측 메인 CPU의 입장에서는 자신이 정상인 상태에서 자기측 메모리 모듈(100)에게 자신이 살아있음, 즉 맥박질을 계속 주기적으로 알리면 되고, 상대측 메인 CPU의 이상을 자기측 메모리 모듈(100)이 인터럽트를 통해 알려오면 그에 대한 처리로써 자신이 제어권을 가지면 되는 것이다. 즉, 자기측 메인 CPU의 내부에 상대측 메인 CPU가 이상인 지에 대한 체크를 하기 위한 별도의 폴링 프로세스가 필요 없게 된다.

본 발명의 이중화 기능을 갖는 메모리 장치에 따른 속도를 살펴 보면, 자기측 메모리 모듈(100)에서 보내온 인터럽트를 처리하는 부가 루틴 수행 시간이 길어도 10[ms]이면 충분하다. 즉, 워치독 타이머의 설정 시간이 10[ms]라고 가정한 경우에 전체적으로 20[ms]정도면 이중화 전환이 이루어진 가운데 계속적인 제어를 유지할 수 있게 된다.

본 발명의 전술한 실시예에 국한되지 않고 본 발명의 기술 사상이 허용하는 범위 내에서 다양하게 변형하여 실시할 수가 있다. 예를 들어, 보다 간단한 구성으로 파워 패일 검출부(150)와 워치독 검출부(142)는 각각 택일적으로 사용할 수도 있다. 또한 통신 레지스터(140)를 사용하지 않은 상태에서 상대측 메모리 모듈(200)로부터의 인터럽트 요구가 직접 인터럽트 제어부(160)에 전달되도록 장치를 구성할 수도 있다. 그리고, 워치독 시간의 설정은 별도의 점퍼선을 이용하여 예를 들어 1, 2, 4 및 8[mses] 중에서 하나를 선택하게 할 수 있다.

이상에서 설명한 바와 같은 본 발명의 감시 제어 시스템의 이중화 기능을 갖는 메모리 장치에 따르면, 기본 공용 메모리 기능을 가지고 있으므로 단순 메모리로 사용할 수도 있을 뿐만 아니라 이중화 요구가 있을 경우에 어떠한 속도 특성을 가진 프로세스에도 워치독 설정 시간을 알맞게 조절하여 설정함으로써 안정된 제어 및 감시에 대처할 수 있는 효과가 있다.

또한 메모리 자체로서의 기능 이외에 메인 CPU의 이중화에 따른 감시 기능을 갖기 전체 감시 제어 시스템에 부가되는 부하를 분산시킬 수가 있고, 이에 따른 파급 효과로 좀 더 안정된 감시 제어 시스템을 구현할 수가 있다.

Claims

자기측의 메인 CPU에 인터럽트를 발생시키는 인터럽트 발생수단및 미리 설정된 시간동안 상대측 메모리 모듈로부터 시스템이 동작중임을 알리는 신호가 입력되지 않을경우에 상기 인터럽트 발생 수단에 산대측의 이상상태를 알리는 워치독 검출수단을 구비하여, 두개의 메모리장치가 플랫 케이블에 의해 상오 연결된 채로 이중화 되어 일측 메모리 장치의 데이터가 상대측의 메모리 장치로 리프레시 되도록 한 감시제어 시스템의 메모리 장치에 있어서,

상기 메모리 장치는 플랫 케이블과 각 비트가 연결된 통신 레지스터를 더 구비하여 자기측 및 상대측 메모리 장치의 각종 상태를 저장하며, 상기 상대측 메모리 장치로 부터 발생되는 인터럽트 요구는 상기 통신 레지스터의 해당비트에 저장된 후에 상기 인터럽트 발생 수단에 제공되는 것을 특징으로 하는 감시 제어 시스템의 메모리 장치.
제 1항에 있어서, 상기 통신 레지스터에는 상기 워치독 검출 수단으로부터의 발생된 상기 이상 상태 정보를 저장하는 비트가 할당되어 있는 것을 특징으로 하는 감시 제어 시스템의 메모리 장치.
제 3항에 있어서, 상기 워치독 검출 수단에 기준으로 제공되는 임의의 기준 시간은 점퍼선에 의해 변경할 수 있도록 된 것을 특징으로 하는 감시 제어 시스템의 메모리 장치.
제 4항에 있어서, 상기 메모리 장치는 상기 상대측 메모리 장치에 공급되는 전원의 패일을 검출하는 수단을 더 구비하고,

상기 통신 레지스터에는 상기 파워 패일 검출 수단의 검출 결과를 저장하는 비트가 할당되어 있는 것을 특징으로 하는 감시 제어 시스템의 메모리 장치.