JPS5946101B2 - 半導体装置の実装方法 - Google Patents
半導体装置の実装方法Info
- Publication number
- JPS5946101B2 JPS5946101B2 JP51113650A JP11365076A JPS5946101B2 JP S5946101 B2 JPS5946101 B2 JP S5946101B2 JP 51113650 A JP51113650 A JP 51113650A JP 11365076 A JP11365076 A JP 11365076A JP S5946101 B2 JPS5946101 B2 JP S5946101B2
- Authority
- JP
- Japan
- Prior art keywords
- protrusion
- lead finger
- semiconductor element
- electrode pattern
- bonding
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
Landscapes
- Wire Bonding (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の実装方法の改良に関するものであ
る。
る。
半導体素子等をアルミナセラミック等の基板に３実装し
て半導体装置を形成する手段として、従来銅等の良導電
性金属箔を用いて半導体の電極パターンに対応したリー
ドフィンガをエッチングにより形成し、このリードフィ
ンガに直接半導体素子を実装する方式が提案されている
。
て半導体装置を形成する手段として、従来銅等の良導電
性金属箔を用いて半導体の電極パターンに対応したリー
ドフィンガをエッチングにより形成し、このリードフィ
ンガに直接半導体素子を実装する方式が提案されている
。
この場合、ボ３ンディング用突起がない一般の半導体素
子の場合は、各リードフィンガの下側の半導体素子の電
極パターンと対向する位置には突起が設けられておわ、
この各突起と上記電極パターンとを同時ボンディングし
ている。この方式によれば、実装は同時ボンディングに
より行われるため、ワイヤボンディング方式の場合よシ
はるかに工数を低減することが可能であるが、ボンディ
ング時に突起の位置が不明で、半導体素子の電極パター
ンからずれた部分にボンディングされることがあわ、歩
留わが悪いという欠点があつた。
子の場合は、各リードフィンガの下側の半導体素子の電
極パターンと対向する位置には突起が設けられておわ、
この各突起と上記電極パターンとを同時ボンディングし
ている。この方式によれば、実装は同時ボンディングに
より行われるため、ワイヤボンディング方式の場合よシ
はるかに工数を低減することが可能であるが、ボンディ
ング時に突起の位置が不明で、半導体素子の電極パター
ンからずれた部分にボンディングされることがあわ、歩
留わが悪いという欠点があつた。
本発明は上述の欠点を解決するためのもので、半導体素
子の電極パターンとリードフィンガの突起とを確実に位
置合せして同時ボンディングを行い歩留わを向上させる
ことのできる半導体装置の実装方法を提供することを目
的としている。
子の電極パターンとリードフィンガの突起とを確実に位
置合せして同時ボンディングを行い歩留わを向上させる
ことのできる半導体装置の実装方法を提供することを目
的としている。
次に図面に関連して本発明の実施例を説明する。第１図
において、１はリードフィンガで、銅等の良導電性金属
箔の枠体２に一体に片持状に設けられている。これらの
各リードフィンガの先端部（平坦部分）下側には、実装
しようとする半導体素子（図中点線で示す）３の電極パ
ターンと対向する位置にそれぞれ第２図に詳細を示すよ
うに突起４が設けられ、また各リードフィンガ１、突起
４の表面にはＡｕメッキ５が施されている。各リードフ
ィンガ先端部の形状は先細状になつておわ、突起４はこ
のリードフィンガ先端部よりはみ出る大きさになつてい
る。チップキャリヤ２０は上述のように構成されている
ので、半導体素子３実装時に突起４の位置が上方（リー
ドフィンガの上面側すなわち突起形成側と反対側）から
確認でき、前述のような位置ずれの問題を解決すること
が可能になる。
において、１はリードフィンガで、銅等の良導電性金属
箔の枠体２に一体に片持状に設けられている。これらの
各リードフィンガの先端部（平坦部分）下側には、実装
しようとする半導体素子（図中点線で示す）３の電極パ
ターンと対向する位置にそれぞれ第２図に詳細を示すよ
うに突起４が設けられ、また各リードフィンガ１、突起
４の表面にはＡｕメッキ５が施されている。各リードフ
ィンガ先端部の形状は先細状になつておわ、突起４はこ
のリードフィンガ先端部よりはみ出る大きさになつてい
る。チップキャリヤ２０は上述のように構成されている
ので、半導体素子３実装時に突起４の位置が上方（リー
ドフィンガの上面側すなわち突起形成側と反対側）から
確認でき、前述のような位置ずれの問題を解決すること
が可能になる。
突起位置確認手段の他の例を第３図に示す。
本例の場合は、リードフィンガ１洗端部（平坦部分）の
幅を図示のように突起４より小さくしたもので、第１図
の場合と同様に突起４の位置を上方から確認することが
可能である。半導体素子３の実装時には、リードフイン
ガ１の上方から突起４の位置を確認して突起４と半導体
素子３の電極パターンとを正確に位置合せして同時ボン
デイングした後、第１図に鎖線で示す位置で各リードフ
インガを切断して枠体２から切離し、第４図に示すよう
に、アルミナセラミツク基板８上のＡｕ配線パターン９
に各リードフインガの外端をボンデイングして半導体素
子３を基板８上に実装する。
幅を図示のように突起４より小さくしたもので、第１図
の場合と同様に突起４の位置を上方から確認することが
可能である。半導体素子３の実装時には、リードフイン
ガ１の上方から突起４の位置を確認して突起４と半導体
素子３の電極パターンとを正確に位置合せして同時ボン
デイングした後、第１図に鎖線で示す位置で各リードフ
インガを切断して枠体２から切離し、第４図に示すよう
に、アルミナセラミツク基板８上のＡｕ配線パターン９
に各リードフインガの外端をボンデイングして半導体素
子３を基板８上に実装する。
リードフイガ１卦よび突起４は次のようにして形成する
ことができる。
ことができる。
まず、第５図ａに示すように、厚さ約７０μの銅箔１０
の両面にフオトレジストパターン１１，１２を形成する
。
の両面にフオトレジストパターン１１，１２を形成する
。
次に第５図ｂに示すように、銅箔１０の上側に、フオト
レジストパターン１１を卦かさずに膜形成、除去ができ
かつメツキエツチング等の処理に耐える例えばＡＺｌｌ
ｌ（商品？等の材料で保護膜１３を形成し、メツキ処理
を行つてフオトレジストパターン１２の穴１２ａの部分
にＮｉメツキ１４，Ａｕメツキ１５を施す。次に第５図
ｃに示すように、保護膜１３を除去し、銅箔１０の下側
に同様の保護膜１６を形成した後、塩化第二鉄溶液によ
りエツチングしてフオトレジストパターン１１の穴１１
ａの部分の銅箔を除去し、最後にフオトレジストパター
ン１１、保護膜１６を除去し全面にＡｕメツキを施して
第２図に示す突起４を有するリードフインガ１を形成す
ることができる。以上述べたように、本発明によれば、
突起はリードフインガの上方から位置を確認できるよう
になつて於ク、半導体素子実装時に、半導体素子の電極
パターンとリードフインガの突起とを確実に位置合せし
てボンデイングできるため、両者のボンデイング時の位
置ずれをな〈して歩留りを向上させることが可能である
。
レジストパターン１１を卦かさずに膜形成、除去ができ
かつメツキエツチング等の処理に耐える例えばＡＺｌｌ
ｌ（商品？等の材料で保護膜１３を形成し、メツキ処理
を行つてフオトレジストパターン１２の穴１２ａの部分
にＮｉメツキ１４，Ａｕメツキ１５を施す。次に第５図
ｃに示すように、保護膜１３を除去し、銅箔１０の下側
に同様の保護膜１６を形成した後、塩化第二鉄溶液によ
りエツチングしてフオトレジストパターン１１の穴１１
ａの部分の銅箔を除去し、最後にフオトレジストパター
ン１１、保護膜１６を除去し全面にＡｕメツキを施して
第２図に示す突起４を有するリードフインガ１を形成す
ることができる。以上述べたように、本発明によれば、
突起はリードフインガの上方から位置を確認できるよう
になつて於ク、半導体素子実装時に、半導体素子の電極
パターンとリードフインガの突起とを確実に位置合せし
てボンデイングできるため、両者のボンデイング時の位
置ずれをな〈して歩留りを向上させることが可能である
。
図面は本発明に係る半導体装置の実装方法の実施例を示
すもので、第１図はチツプキヤリヤの平面図、第２図は
第１図の−断面図、第３図は突起位置確認手段の他の例
を示す平面図、第４図は半導体素子を基板へ実装した状
態を示す正面図、第５図はチツプキヤリヤ形成要領図で
ある。
すもので、第１図はチツプキヤリヤの平面図、第２図は
第１図の−断面図、第３図は突起位置確認手段の他の例
を示す平面図、第４図は半導体素子を基板へ実装した状
態を示す正面図、第５図はチツプキヤリヤ形成要領図で
ある。
Claims (1)
- １ 半導体素子の電極パターンに対応させて形成された
リードフィンガ平坦部分の前記電極パターンとの対向位
置に前記リードフィンガ平坦部分の幅より大きい突起を
設け、該突起を該突起形成側と反対側から確認しながら
前記電極パターンに位置合せしてボンディングすること
を特徴とする半導体装置の実装方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51113650A JPS5946101B2 (ja) | 1976-09-24 | 1976-09-24 | 半導体装置の実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51113650A JPS5946101B2 (ja) | 1976-09-24 | 1976-09-24 | 半導体装置の実装方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5339868A JPS5339868A (en) | 1978-04-12 |
| JPS5946101B2 true JPS5946101B2 (ja) | 1984-11-10 |
Family
ID=14617631
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51113650A Expired JPS5946101B2 (ja) | 1976-09-24 | 1976-09-24 | 半導体装置の実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5946101B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57152147A (en) * | 1981-03-16 | 1982-09-20 | Matsushita Electric Ind Co Ltd | Formation of metal projection on metal lead |
-
1976
- 1976-09-24 JP JP51113650A patent/JPS5946101B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5339868A (en) | 1978-04-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4259436A (en) | Method of making a take-carrier for manufacturing IC elements | |
| US3967366A (en) | Method of contacting contact points of a semiconductor body | |
| JPS5946101B2 (ja) | 半導体装置の実装方法 | |
| JP2782870B2 (ja) | リードフレーム | |
| JPH06204655A (ja) | プリント配線板及びその製造方法 | |
| CN110033793B (zh) | 带电路的悬挂基板和带电路的悬挂基板的制造方法 | |
| JPH05335438A (ja) | リードレスチップキャリア | |
| JPH10321651A (ja) | 半導体装置 | |
| JPS61234060A (ja) | 半導体装置のリ−ドフレ−ム製造方法 | |
| JP2509882B2 (ja) | 半導体装置の製造方法 | |
| JPS62171132A (ja) | 半導体チップの実装方法 | |
| JP2816757B2 (ja) | 半導体装置の製造方法 | |
| JPH0141034B2 (ja) | ||
| JPS61234062A (ja) | 半導体装置のリ−ドフレ−ム製造方法 | |
| JP3036300B2 (ja) | Ｔａｂテープの製造方法と半導体装置の製造方法 | |
| GB1102292A (en) | Improvements in and relating to methods of manufacturing semi-conductor devices | |
| JPH02224362A (ja) | 半導体装置の製造方法 | |
| JPH01214150A (ja) | セラミックパッケージの製造方法 | |
| JPH031834B2 (ja) | ||
| JPH01129488A (ja) | 回路基板およびその製造方法 | |
| JPH0719865B2 (ja) | 半導体装置のリ−ドフレ−ム製造方法 | |
| JPS61265852A (ja) | キヤリア・テ−プ | |
| JP2003060323A (ja) | 突出端子を有する可撓性回路基板 | |
| JPH04333271A (ja) | リードフレーム及びその製造方法と半導体装置 | |
| JPS62219933A (ja) | Ｉｃチツプ実装用基板製造法 |