JPS5942619A - デ−タ打抜装置 - Google Patents
デ−タ打抜装置Info
- Publication number
- JPS5942619A JPS5942619A JP15218182A JP15218182A JPS5942619A JP S5942619 A JPS5942619 A JP S5942619A JP 15218182 A JP15218182 A JP 15218182A JP 15218182 A JP15218182 A JP 15218182A JP S5942619 A JPS5942619 A JP S5942619A
- Authority
- JP
- Japan
- Prior art keywords
- output
- digital signal
- reference voltage
- data
- reference level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/10009—Improvement or modification of read or write signals
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Digital Magnetic Recording (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はＰＣＭオーディオ機器等のデータ打抜装置に関
するものである。本発明は必ずしもＰｃＭオーディオ機
器のデータ打抜装置に限るものではないが、以下の説明
ではＰＣＭオーディオ機器のデータ打抜装置を例にして
説明を行なう。
するものである。本発明は必ずしもＰｃＭオーディオ機
器のデータ打抜装置に限るものではないが、以下の説明
ではＰＣＭオーディオ機器のデータ打抜装置を例にして
説明を行なう。
従来例の構成とその問題点
近年、オーディオ機器の分野において、ＰＣＭ録音機の
発展には目ざましいものがある。
発展には目ざましいものがある。
以下に従来の、ＰＣＭ録音機における、データ打抜装置
について説明する。
について説明する。
第１図は従来のデータ打抜装置のブロック図である。１
はビデオテープレコーダ（ＶＴＲ）より再生されたデジ
タル信号の入力端子、２は基準電圧発生回路、３は入力
信号と基準電圧を比較するコンパレータ、４は出力端子
である。
はビデオテープレコーダ（ＶＴＲ）より再生されたデジ
タル信号の入力端子、２は基準電圧発生回路、３は入力
信号と基準電圧を比較するコンパレータ、４は出力端子
である。
以上の様に構成されたデータ打抜装置について以下にそ
の動作を説明する。
の動作を説明する。
入力端子１に入力されたデジタル信号は、その入力信号
に合わせて適切に設定された基準電圧発生回路２の出力
である基準電圧と、コンパレータ３によって比較され、
入力信号が基準電圧よりも高い時には１”逆の場合には
０”を出力端子４より出力する事により、データ打抜を
行なっている。
に合わせて適切に設定された基準電圧発生回路２の出力
である基準電圧と、コンパレータ３によって比較され、
入力信号が基準電圧よりも高い時には１”逆の場合には
０”を出力端子４より出力する事により、データ打抜を
行なっている。
しかしながら、上記の従来の構成では、基準電圧が一定
の直流電圧である為、入力信号の高周波成分が減衰して
いる場合、入力信号が基準電圧と交叉しない場合がある
為、データ打抜が正常に行なわれないという問題点を有
していた。
の直流電圧である為、入力信号の高周波成分が減衰して
いる場合、入力信号が基準電圧と交叉しない場合がある
為、データ打抜が正常に行なわれないという問題点を有
していた。
発明の目的
本発明は、上記従来の問題点を解消するもので、入力信
号の高周波成分が減衰している場合でも、正常動作可能
なデータ打抜装置を提供する事を目的とする。
号の高周波成分が減衰している場合でも、正常動作可能
なデータ打抜装置を提供する事を目的とする。
発明の構成
本発明は入力デジタル信号を遅延する遅延手段と、その
遅延出力に基づいて基準レベルを演算する演算回路と、
遅延前のデジタル信号と上記基準レベルトラ比較するコ
ンパレータとによって構成され、高周波成分の減衰した
デジタル信号に対しても正確なデータの打抜きを行なう
ものである。
遅延出力に基づいて基準レベルを演算する演算回路と、
遅延前のデジタル信号と上記基準レベルトラ比較するコ
ンパレータとによって構成され、高周波成分の減衰した
デジタル信号に対しても正確なデータの打抜きを行なう
ものである。
実施例の説明
第２図に、本発明における第１の実施例のブロック図を
示す。
示す。
１は入力端子、２は基準電圧発生回路、３はコンパレー
タ、４は出力端子、ｓａ 、ｓｂは入力デジタル信号の
１ビツト相当の遅延時間を持つ遅延素子、６は加算器、
７はＹの減衰器、８は加算器である。
タ、４は出力端子、ｓａ 、ｓｂは入力デジタル信号の
１ビツト相当の遅延時間を持つ遅延素子、６は加算器、
７はＹの減衰器、８は加算器である。
以上の様に構成された本実施例のデータ打抜装置につい
て、以下にその動作を説明する。
て、以下にその動作を説明する。
ＶＴＲより再生されたデジタル信号は、遅延素子５ａに
入力され、その出力は遅延素子６ｂに入力される。入力
デジタル信号と、遅延素子６ａの出力と、遅延素子６ｂ
の出力との間には、１ビツト相当の時間のずれがあり、
以後それらを、上記の順にａ （を十Ｔ ） 、 ｄ（
ｔ）、 ｄ（ｔ−Ｔ）と呼ぶ事にする。ｄ（ｔ＋Ｔ）及
びｄ（ｔ−Ｔ）は、ｄ（１）に対して１ビット先行した
信号と、１ビツト遅れた信号である。
入力され、その出力は遅延素子６ｂに入力される。入力
デジタル信号と、遅延素子６ａの出力と、遅延素子６ｂ
の出力との間には、１ビツト相当の時間のずれがあり、
以後それらを、上記の順にａ （を十Ｔ ） 、 ｄ（
ｔ）、 ｄ（ｔ−Ｔ）と呼ぶ事にする。ｄ（ｔ＋Ｔ）及
びｄ（ｔ−Ｔ）は、ｄ（１）に対して１ビット先行した
信号と、１ビツト遅れた信号である。
加算器６と、減衰器７と、加算器８と、基準電圧発生回
路２とは、ｄ（ｔ＋Ｔ）とｄ（ｔ−Ｔ）と基準電圧発生
回路２の出力ＶＴとを入力とする演算回路を構成してお
り、その出力である基準レベルをＲ（ｔ）とすると、Ｒ
（ｔ）とｄ（ｔ＋Ｔ）、ｄ（ｔ−Ｔ）の間の関係は下の
式で示される。
路２とは、ｄ（ｔ＋Ｔ）とｄ（ｔ−Ｔ）と基準電圧発生
回路２の出力ＶＴとを入力とする演算回路を構成してお
り、その出力である基準レベルをＲ（ｔ）とすると、Ｒ
（ｔ）とｄ（ｔ＋Ｔ）、ｄ（ｔ−Ｔ）の間の関係は下の
式で示される。
Ｒ（ｔ）＝ｒ （ｄ （ｔ−Ｔ） ＋ｄ（ｔ−１−
Ｔ））＋ｖｒこれにより、基準レベルＲ（ｔ）はｄ （
ｔ）の前後１ビットの情報により、データ打抜がより確
実になる様に変化する。たとえば、ｄ（ｔ）の前後が共
にパ０”であれば、Ｒ（ｔ）のレベルは下が９、文通に
、＋ｔ１１＋であればＲ（ｔ）のレベルは上がる、さら
に前後のデータが１”と１０”である場合にはレベルは
中点になる。この処理により、高周波成分が減衰し、十
分な撮幅を持たない信号であっても、減衰器γの減衰定
数にと、基準電圧ｖｒヲ適切な値に設定する事によりｄ
（ｔ）とＲ（ｔ）を、入力データの変化点で確実に交
叉させる事が出来、それらをコンパレータ３に入力する
事によって確実なデータ打抜を行なう事が出来る。
Ｔ））＋ｖｒこれにより、基準レベルＲ（ｔ）はｄ （
ｔ）の前後１ビットの情報により、データ打抜がより確
実になる様に変化する。たとえば、ｄ（ｔ）の前後が共
にパ０”であれば、Ｒ（ｔ）のレベルは下が９、文通に
、＋ｔ１１＋であればＲ（ｔ）のレベルは上がる、さら
に前後のデータが１”と１０”である場合にはレベルは
中点になる。この処理により、高周波成分が減衰し、十
分な撮幅を持たない信号であっても、減衰器γの減衰定
数にと、基準電圧ｖｒヲ適切な値に設定する事によりｄ
（ｔ）とＲ（ｔ）を、入力データの変化点で確実に交
叉させる事が出来、それらをコンパレータ３に入力する
事によって確実なデータ打抜を行なう事が出来る。
以上の様に、本実施例によれば、２つの直列接続された
遅延素子５ａ 、５ｂによって３種の信号ｄ（を十Ｔ）
、ｄ（ｔ）、ｄ（ｔ−Ｔ）を作り、ｄ（ｔ＋Ｔ）とｄ（
＋−’ｆ’）と基準電圧Ｖ、とによって作られた基準レ
ベルＲ（ｔ）と、ｄ （ｔ）とをコンパレータ３に入力
し、データ打抜を行なう事によって、ＶＴＲによって再
生されたデジタル信号の様に、高周波成分が減衰した信
号においても、確実なデータ打抜を行なう事が出来る。
遅延素子５ａ 、５ｂによって３種の信号ｄ（を十Ｔ）
、ｄ（ｔ）、ｄ（ｔ−Ｔ）を作り、ｄ（ｔ＋Ｔ）とｄ（
＋−’ｆ’）と基準電圧Ｖ、とによって作られた基準レ
ベルＲ（ｔ）と、ｄ （ｔ）とをコンパレータ３に入力
し、データ打抜を行なう事によって、ＶＴＲによって再
生されたデジタル信号の様に、高周波成分が減衰した信
号においても、確実なデータ打抜を行なう事が出来る。
又、減衰器７の減衰量にと基準電圧Ｖｒ とを可変に
する事により、個々のＶＴＲによる高周波成分の減衰量
のバラツキ、及び再生信号のＤＣレベルのばらつきに対
しても、正確なデータ打抜を行なう事が出来る。
する事により、個々のＶＴＲによる高周波成分の減衰量
のバラツキ、及び再生信号のＤＣレベルのばらつきに対
しても、正確なデータ打抜を行なう事が出来る。
次に、本発明の第２の実施例について説明する。
第３図は、本発明の第２の実施例におけるデータ打抜装
置のブロック図である。
置のブロック図である。
１は入力端子、２は基準電圧発生回路、３はコンパレー
タ、４は出力端子、５は遅延素子、７は減衰器、８は加
算器であり、これらの各部の動作そのものは第１の実施
例におけるものと同じである。
タ、４は出力端子、５は遅延素子、７は減衰器、８は加
算器であり、これらの各部の動作そのものは第１の実施
例におけるものと同じである。
以上の様に構成された、本実施例のデータ打抜装置につ
いて、以下にその動作を説明する。
いて、以下にその動作を説明する。
入力デジタル信号は、入力端子１より入力され遅延素子
５に入力される。ここでも遅延素子６０入力と出力を、
それぞれｄ（２）、 ｄ （ｔ −Ｔ ）と呼ぶ。
５に入力される。ここでも遅延素子６０入力と出力を、
それぞれｄ（２）、 ｄ （ｔ −Ｔ ）と呼ぶ。
減衰器７と、加算器８とは基準電圧発生回路２の出力と
ｄ（ｔ−’ｒ）を入力とする演算回路を構成しており、
その出方である基準レベルをＲ（１基準電圧発生回路２
の出方である基準電圧をｖｒとすると、Ｒ（ｔ）は以下
の式で示される。
ｄ（ｔ−’ｒ）を入力とする演算回路を構成しており、
その出方である基準レベルをＲ（１基準電圧発生回路２
の出方である基準電圧をｖｒとすると、Ｒ（ｔ）は以下
の式で示される。
Ｒ（ｔ）＝Ｈｄ （ｔ −Ｔ ） ＋ Ｖｒこれにより
、基準レベルＲ（ｔ）は、ｄ（ｔ）の１ビツト前の信号
により変化し、たとえばその信号が０”であれば、Ｒ（
ｔ）は下がり、逆に１″であれば上昇する。そしてこの
基準レベルＲ（ｔ）とｄ（ｔ）とをコンパレータ３によ
って比較する事により、データの打抜を行なう。
、基準レベルＲ（ｔ）は、ｄ（ｔ）の１ビツト前の信号
により変化し、たとえばその信号が０”であれば、Ｒ（
ｔ）は下がり、逆に１″であれば上昇する。そしてこの
基準レベルＲ（ｔ）とｄ（ｔ）とをコンパレータ３によ
って比較する事により、データの打抜を行なう。
以上の様にすれば、上記ｄ （ｔ）の１ビツト前の信号
ｄ（ｔ−Ｔ）にょシ基準レベルＲ（ｔ）を上下させ、入
力信号の高周波成分が減衰している場合においても、入
力データの変化点において、ｄ（ｔ）とＲ（ｔ）の交叉
を作り出す事が出来、データ打抜を確実に行なう事が出
来る。ただし、第２の実施例では、上記第１の実施例に
おける信号ｄ（ｔ＋Ｔ）を用いていない為に、ｄ （ｔ
）とＲ（ｔ）の交叉するタイミングに関しては正確でな
くなる場合がある。しかし実用上は十分な効果を発揮す
ることができる上に一本実施例の場合、第１の実施例に
対して、部品点数が少ないという利点を持つ。したがっ
て実用的にはきわめて有効な実施例である。
ｄ（ｔ−Ｔ）にょシ基準レベルＲ（ｔ）を上下させ、入
力信号の高周波成分が減衰している場合においても、入
力データの変化点において、ｄ（ｔ）とＲ（ｔ）の交叉
を作り出す事が出来、データ打抜を確実に行なう事が出
来る。ただし、第２の実施例では、上記第１の実施例に
おける信号ｄ（ｔ＋Ｔ）を用いていない為に、ｄ （ｔ
）とＲ（ｔ）の交叉するタイミングに関しては正確でな
くなる場合がある。しかし実用上は十分な効果を発揮す
ることができる上に一本実施例の場合、第１の実施例に
対して、部品点数が少ないという利点を持つ。したがっ
て実用的にはきわめて有効な実施例である。
なお、この実施例においても、減衰器７の減衰量Ｋまた
は基準電圧発生回路２の出力する基準電圧ｖｒを可変に
した場合には、再生信号のＤＣレベルのばらつきに対し
ても正確なデータ打抜を行なう事が出来る。
は基準電圧発生回路２の出力する基準電圧ｖｒを可変に
した場合には、再生信号のＤＣレベルのばらつきに対し
ても正確なデータ打抜を行なう事が出来る。
また、ｂずれの実施例においても、演算回路に基準電圧
ｖｒを加える代わりに、コンパレータ３の他の入力（非
反転久方）から基準電圧Ｖｒを減算しても同様の効果が
得られる。
ｖｒを加える代わりに、コンパレータ３の他の入力（非
反転久方）から基準電圧Ｖｒを減算しても同様の効果が
得られる。
発明の効果
以上の説明から明らかな様に、本発明によれば、入力デ
ジタル信号の高周波成分が減衰している場合でも、デー
タの打抜を正確に行なう事が出来る。
ジタル信号の高周波成分が減衰している場合でも、デー
タの打抜を正確に行なう事が出来る。
第１図は従来のデータ打抜装置のブロック図、第２図は
本発明の第１の実施例におけるデータ打抜装置のブロッ
ク図、第３図は本発明の第２の実施例におけるデータ打
抜装置のブロック図である。 １・・・・・・入力端子、２・・・・・・基準電圧発生
回路、３・・・・・・コンパレータ、４・・・・・・出
７［子、ｓ、５ａ。 ５ｂ・・・・・・遅延素子、６・・・・・・加算器、７
・・・・・・減衰器、８・・・・・・加算器。
本発明の第１の実施例におけるデータ打抜装置のブロッ
ク図、第３図は本発明の第２の実施例におけるデータ打
抜装置のブロック図である。 １・・・・・・入力端子、２・・・・・・基準電圧発生
回路、３・・・・・・コンパレータ、４・・・・・・出
７［子、ｓ、５ａ。 ５ｂ・・・・・・遅延素子、６・・・・・・加算器、７
・・・・・・減衰器、８・・・・・・加算器。
Claims (1)
- 【特許請求の範囲】 （１）入力デジタル信号を遅延させる遅延手段と、遅延
されたデジタル信号に基づいて基準レベルを演算する演
算回路と、遅延前のデジタル信号と上記基準レベルとを
比較するコンパレータとを備えたデータ打抜装置。 （匈 遅延手段を、入力デジタル信号のほぼ１ビツト相
当の遅延時間をもつ２つの直列接続された遅延素子で構
成し、演算回路を、上記入力デジタル信号と後段の遅延
素子の出力信号を加算する加算器と、この加算器の加算
出力またはその減衰出力と基準電圧発生回路の出力する
基準電圧とを加算して基準レベルを作る加算器とで構成
し、上記前段の遅延素子の出力と上記基準レベルとをコ
ンパレータで比較するようにした特許請求の範囲第１項
記載のデータ打抜装置。 （３）遅延手段を、入力デジタル信号のほぼ１ビヅト相
当の遅延時間をもつ１つの遅延素子で構成し、演算回路
を、上記遅延素子の出カ丑たはその減衰出力と基準電圧
発生回路の出力する基準電圧とを加算して基準レベルを
作る加算器とで構成し、上記入力デジタル信号と上記基
準レベルとをコンパレータで比較するようにした特許請
求の範囲第１項記載のデータ打抜装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57152181A JPH069105B2 (ja) | 1982-08-31 | 1982-08-31 | デ−タ打抜装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57152181A JPH069105B2 (ja) | 1982-08-31 | 1982-08-31 | デ−タ打抜装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5942619A true JPS5942619A (ja) | 1984-03-09 |
| JPH069105B2 JPH069105B2 (ja) | 1994-02-02 |
Family
ID=15534818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57152181A Expired - Lifetime JPH069105B2 (ja) | 1982-08-31 | 1982-08-31 | デ−タ打抜装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH069105B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04103328A (ja) * | 1990-08-22 | 1992-04-06 | Masao Moriyama | 円錐形二軸押出機 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4898760A (ja) * | 1972-03-29 | 1973-12-14 |
-
1982
- 1982-08-31 JP JP57152181A patent/JPH069105B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4898760A (ja) * | 1972-03-29 | 1973-12-14 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04103328A (ja) * | 1990-08-22 | 1992-04-06 | Masao Moriyama | 円錐形二軸押出機 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH069105B2 (ja) | 1994-02-02 |
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