JPS594069A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、半導体記憶装置に係わり、特に１トランジス
タ・１容量素子のダイナミックメモリセルからなる半導
体記憶装置の改良に関する。

〔発明の技術的背景とその問題点３ ＭＯ８型トランジスタを用いた半導体記憶装置のメモリ
セル部回路は、第１図に示す如く１トランジスタ素子１
と１容量素子２とから構成されているものが現在最も一
般的である。この装置の素子構造は第２図に示す如く形
成されている。すなわち、トランジスタ素子１は半導体
基板３の表面の拡散層からなるソース４およびドレイン
５と、これらの間のチャネル部上に設けられたゲート６
とから形成されている。また、容量素子２は基板３の表
面の反転領域７と該領域７上に絶縁膜８を介して設けら
れたポリシリコシ等の電極９とから形成てれている。な
お、図中１０はポリシリコン等からなるビットライン、
１１１ｄダート酸化膜、１２はフィールド酸化膜を示し
ている。また、ダート電極６はワードラインをなすもの
と々っている。

ところで、この］Φの装置では集積密度を高めることが
要望されるが、このためにけ１セル当りの面積を小さく
しなければならない。一方、容量素子２ば、その容量Ｃ
８をある程度以上確保する必要がある。このため、容量
素子２の占める面積をあ１り小さくすることはできず、
これが高密度化の大きな障害となっている。なお、上記
容量Ｃｓを大きくするためには前記絶縁膜８′ｆｒ、薄
く形成すればよいが、これは歩留りおよび信頼性上の問
題から限界にきている。

〔発明の目的〕

本発明の目的は、１トランジスタ素子および１容量素子
からなるダイナミックメモリセルにおける容量素子の占
有面積を極めて小さくすることができ、集積密度の向上
をはかり得る半導体記憶装置を提供することにある。

〔発明の概要〕

前述した容量素子２の容量ｃＢを確保しなければなら々
い理由は、前記第１図のビットライン１０に存在する浮
遊容量ｃＢと上記容量Ｃｓとの比ＣＢ　／　ＣＢがメモ
リセルの信号量全規定する量となっており、この比を小
さく、例えば１０程度に保つ必要があるからである。し
たがって、上記浮遊容量ｃＢを小さくすることができれ
ば、容１：素子２の容量Ｃｓ’ｆｒ小さく、つ捷り容量
素子２の占有面積を小さくできると考えられる。

従来構造で浮遊容ｉｉ：ｃｎが大きくなる理由はビット
ライン１０につながるトランジスタ素子１のドレイン５
が半導体基板３の表面拡散領域となっており、この領域
が基板３との間に接合容部を形成するためである。そこ
で、ドレイン領域が基板と接していないトランジスタ素
子を含むメモリセル構造が実現できればよいことになる
。

本発明はこのような点に着目し７．１トランジスタ素子
および１容間素子から々るダイナミックメモリセルを半
導体基板上に複紗個集糖化［２てなる半導体記憶装置に
おいて、上記トランジスタ素子のソース、ドレインおよ
びチャネル部を半導体基板上に第１の絶縁膜を介して被
着された第１のポリシリコンで形成すると共に、−Ｆ記
トランジスタ素子のダート部を第１のポリシリコン」二
に第２の絶縁膜を介して被着された第２の７１？リシリ
コンで形成し、かつ上記容量素子をなす第１の２１？リ
シリコンのソース部と半導体基板との間の第１の絶縁膜
を薄く形成するようにしまたものである。

〔発明の効果〕

本発明によれば、トランジスタ素子のドレインは第１の
ポリシリコン内に形成され、この第１のポリシリコンは
半導体基板とは直接接触しておらず、第１の絶縁膜を介
して絶縁されている。このため、トランジスタ素子の）
ドレインにつながるビットラインに肴在する浮遊容量ｃ
Ｂのｆｌαを極めて小てくすることができる。したがっ
て、容量素子の占有面積の低減化をはかり得、集積度の
大幅な向上ｆはかりイブる。しかも、電荷を蓄積する部
分及びビットラインが基板とは独立となり、ＰＮ接合で
接している部分も全くないため、放射線による誤動作、
所謂ソフトエラーを低減し得る等の効果を奏する。また
、特殊な工程を要することも々く、極めて容易に実現す
ることが可能である。

実施例 第３図は本発明の一実施例に係わる半導体記憶装置のメ
モリセル部構造を示す断面図である。

なお、実際には保護膜でカバーされるのであるが、この
保護膜は図中では省略している。シリコン基板２ノ上の
素子分離領域＜Ｈ、シリコン酸化膜２２が埋め込まれて
いる。素子分離領域以外の基板表面には、基板２１と同
一２＃電型の不純物が添加さｆ′１４、該表面には酸化
膜や窒化膜等からなる非常に薄い絶縁膜２３が形成され
ている。上記ンリコレ酸化膜２２及び絶縁膜２３からな
る第１の絶縁膜Ｊ−には、第１のｙＪＰ　＋７シリコン
膜２４が被着形成されている。そして、ポリシリコン膜
２４と基板２ノとの上記絶縁膜２３を挾む部分で前記容
量素子２が形成され、容量素子２の外部に結びつく端子
（第１図中９）は基板２１と在っている。

一方、第１のポリシリコン膜２４上には、ケ９−ト酸化
膜（第２の絶縁ＰＡ）：ｚｓｆｆ：介して第２のポリシ
リコン膜２６が被着形成されている。

このポリシリコン膜２６は前記トランジスタ素子１のダ
ートヲなすものである。そして、第２のポリシリコン万
両２６下の第１の号？リシリコン膜２４にチャネル部が
、その両仙１にソース・ドレインが形成されるものとな
っている。また、第１のポリシリコン膜２４のドレイン
部分は第３のポリシリコン膜２７と直接接触し、このポ
リシリコン膜２７がビットラインを形成するものとなっ
ている。

第４図には第３図の断面図と共に平面図を示している。

第４図中の矢視Ａ−Ａ断面が第３図に和尚するものであ
る。ここでは図の簡単化のためワードラインを省略′し
ているが、ワードラインは保護膜２８上を横方向（紙面
左右方向）に走るアルミニウム膜で形成され、保護膜２
８に設けられたコンタクトホール２９を介して前記第２
のポリシリコン膜２６（ｒ−１）に接続されるものとな
っている。なお、第４図中２点鎖線３０で囲まれた部分
が１個のメモリセル部素子する領域である。

このような構成であれば、トランジスタ素子のドレイン
部分す第１のポリシリコンｆ’／７２４−１）１基板２
１と絶縁さね、ているので、ドレインに接続された第３
のポリシリコン膜２７７５１らなるピ、トラインに存在
する浮遊容量ｃＢを極めて小さくすることができる。こ
のため、容量素子の容量ｃＢを小さくすることが可能と
なり、容量素子の占有面積を小さくすることができる。

した７５（って、従来問題となった絶縁膜を薄くするこ
とによる素子信頼性や歩留りの低下等を招くことなく、
集積度の大幅が向上をはかり得る。

なお、本発明は上述した実施し１１に限定されるもので
はなく、その要旨を逸脱しない範囲で、種々変形して実
施することができる。例えば、前記第１および第２の絶
縁膜は必ずしもシリコン酸化膜に限るものでは力く、そ
れ以外の絶縁膜であってもよい。オた、半導体基板表面
に拡散或いは注入する不純働程等は、該基板の導電型に
応じて適宜定めればよい。

【図面の簡単な説明】

第１図は従来一般的な半導体記憶装置のメモリセル部を
示す回路図、第２図は上記メモリセル部の素子構造を示
す断面図、第３図は本発明の一実施例に係わる半導体記
憶装置のメモリセル部構造を示す断面図、第４図は上記
実施例メモリセル部構造の平面図と断面図とを対応して
示す模式図である。 １・・・トランジスタ素子、２・・・容量素子、２１・
・・シリコン基板、２２・・・シリコン酸化膜、２３・
・・絶縁膜、２４・・・第１のポリシリコン膜、２５・
・・ダート酸化膜、２６・・・第２のポリシリコン膜、
２７・・・第３のポリシリコン膜、２８・・・保１φ嘆
、２９・・・コンタクトホール。

Claims (3)

【特許請求の範囲】
1. （１）１）ランジスタ素子および１容量素子からなるダ
   イナミックメモリセルを半導体基板上に複数個集積化し
   てなる半導体記憶装置において、上記トランジスタ素子
   のソース、ドレインおよびチャネル部を半導体基板上に
   第１の絶縁膜を介して被着された第１のポリシリコンで
   形成すると共に、上記トランジスタ素子のり゛−ト部を
   上記第１のポリシリコン上に第２の絶縁膜を介して被着
   された第２のポリシリコンで形成し、かつ前記容量素子
   をなす上記第１のポリシリコンのソース部と半導体基板
   との間の上記第１σ）絶縁膜を薄く形成してなることを
   特徴とする半導体記憶装置。
2. （２）前記第１および第２の絶縁膜は、シリコン酸化膜
   からなるものであることを特徴とする特許請求の範囲第
   １項記載の半導体記憶装置。
3. （３）　　前記第１のポリシリコンのソース下ノ半導体
   基板は、他の基板部分と同一導電型でその不純物濃度が
   高いものであることを特徴とする特許請求の範囲第１項
   記載の半導体記憶装置。