JPS593973A - Ｍｏｓ電界効果トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （１）発明の技術分野 本発明は、半導体装置の製造方法、より詳しく述べるな
らば、ＭＯ８電解効果トランノスタ（ＦＥＴ）を、拡散
自己整合方式で製造する方法の改良に関するものである
。

（２）技術の背景 本発明の対象とするトランジスタ（半導体装置）はＤＳ
ＡＭＯ８ＦＥＴ　〔詳しくは、ブレーナ縦型Ｄｌｆｆｕ
ａｌｏｎＳｅｌｆ　Ａｌｌｇｎｅｄ　（ＤＳＡ）ＭＯ８
ＦＥＴ〕と呼ばれるものであって、ノ！ワーＭＯ８ＦＥ
Ｔとして使用されている。このよりなりＳＡＭＯ８ＦＥ
Ｔは第１ｆ図に示すような構造を有している（例えば、
津田建二：　［需要の拡大を狙い、製品系列が整備され
始めた）ｆワーＭＯ８ＦＥＴＪ、日経エレクトロニクス
、１９８１年１１月２３日号、Ａ２７８、ｐｐ、１３０
−１４１での図３、および、９藤、低比、明白：［パワ
ーＭＯ８ＦＥＴのｉ近の進歩Ｊ、電子材料、ＶｏＪ、２
０、Ｉ６９．１９８１年９月号、ｐｐ、２２−２８での
表２および表３参照）。

（３）従来技術と問題点 第１１図ないし第１ｆ図を参照してＤＳＡＭＯ８ＦＥＴ
の従来の製造方法を説明する。

第１ａ図に示すように、Ｎ゛１シリコン半導半導体基板
上に「型エピタキシャルシリコン層２を形成し、通常の
熱酸化法によってゲート酸化膜３を形成する。

ダート酸化膜３の上にＣＶＤ法によって多結晶シリコン
層４を形成し、通常のホトエツチングによって選択的に
エツチングして窓５を開ける（第１ｂ図）。この窓５の
形状は正多角形、円形などであり、多数の等価なセルを
形成するために多数の慾５を形成するわけであるが、第
１ｂ図ではひとつのセルのみの断面を示す。

多結晶シリコン層４の窓５を通してメロン（Ｐ型不純物
）をイオン注入によってエピタキシャル層２内へ導入し
、酸化性雰囲気中にて加熱処理（アニール）して導入し
た不純物を拡散してｐ型拡散領域６を形成する（第１ｅ
図）。このとき、シリコンの熱酸化が進行して、エピタ
キシャル層２上のダート酸化膜３が厚くなって酸化（８
１０゜）膜７となりかつ多結晶シリコン層４上にも酸化
膜８が形成される。

次に１ホトレジストを塗布し、露光現像して拡散領域６
のほぼ（点対称）中心部分の上方にホトレノスト層９（
第１ｄ図）を形成し、そしてこのホトレジスト層９をマ
スクとしてその下の酸化膜７部分以外の酸化膜７および
酸化膜８をエツチング除去する（第１ｄ図）。

ホトレジ−スト層９を除去後、燐（Ｐ）（Ｎ型不純物）
をガス拡散法によって表面にデポジットし、酸化性雰囲
気中で加熱処理を施こして、リンをエピタキシャル層２
内の先に形成したＰ型拡散領域６内へ拡散してＮ型拡散
領域１０を形成する（第１ｅ図）。このときの拡散加熱
処理は燐がｐ型拡散領域６の外側へ拡散したりあるいは
チャンネル長さがなくなるように領域６の外周と重なる
まで拡散することのないように制御される。残っている
酸化膜７の下へも燐が横方向に拡散するが、第１ｍ図の
ように酸化膜７の下にｐ型拡散領域６の一部が存在する
。この加熱処理によって表出していたエピタキシャル層
２および多結晶シリコン層４が熱酸化されてそれぞれの
表面に酸化膜１１および１２（第１ｅ図）が形成される
。なお、図面上ではＮ型拡散領域１０は２つ離れて形成
されているが、別な場所にて一体にりながっている。

次に、表面の酸化膜７，１１および１２の上に層間絶縁
膜１３（例えば、８１０２．　ＰＳＧなど）をＣＶＤ法
にて全面に形成する（第１ｆ図）。通常のホトエツチン
グ法にてソース電極用窓を第１ｆ図に示すように層間絶
縁層１３および酸化膜７および１１を選択的にエツチン
グ除去してｐ型拡散領域６の中心部分およびＮ型拡散領
域１０の一部を露出させる。次いでソース電極１４、ゲ
ート電極４に接続される電極配線（図示せず）を形成す
る。

この配線形成は通常アルミニウムの真空蒸着およびホト
エツチングにて行なわれる。そして、半導体基板１の背
面に二５１ケルメッキおよび半田からなるドレイン電極
１５を形成する。このようにして多数のＤＳＡＭＯ８Ｆ
ＥＴが同一半導体基板に作られる。

このＤＳＡＭＯ８ＦＥＴにおいてｐ型拡散領域６とソー
ス電極１４とのコンタクトはそのｐ型拡散領域の中心部
分にて行表われるわけであるが、上述した従来の製造方
法によると、コンタクトの位置は酸化膜７のホトエツチ
ング工程（第１ｄ図）での位置合わせによって決まる。

したがって、ホトエツチング工程でのホトマスクの位置
合せＮ度に依存してコンタクトの位置が正確な中心位置
からずれることがおる。位置合わせがずれると、コンタ
クト位置からダート酸化膜までのｐ型拡散領域の距離が
場所によって異なＬ　ｐ型拡散領域の抵抗値が距離に比
例して異なる。このために、高速動作の場合に、ダート
バイアス（ダート酸化膜３をはさんでいる多結晶シリコ
ンゲート電極４とその下のＰ型拡散領域６部分との間に
かかる）がセル（ひとつのＤ聞、ＭＯＳＦＥＴ）内で均
一でなくなシ、電流密度分布の不均一を生じ、伝達利得
（））の低下および破壊レベルの低下を招く。

（４）発明の目的 本発明の目的は、上述した欠点が生じないようにソース
電極と深い（Ｐ型）拡散領域とのコンタクト位置を正確
な中心位置に設定することができる製造方法を提供する
ことである。

本発明の別な目的は、各セル内でゲートバイアスが一定
でありかつ電流密度分布が均一であり、多数のセル相互
で特性にバラツキが少なく、そして再現性良（ＤＳＡＭ
Ｏ８ＦＥＴ　を製造する方法を提供することである。

（５）発明の構成 上述の目的が、第一４電型半導体基板上に絶縁膜を形成
し、接絶縁膜上に、島状の第１の多結晶半導体層と該第
１の多結晶半導体層を囲む第２の多結晶半導体層とを離
隔して形成し、これら多結晶半導体層をマスクとして半
導体基板中に第一導電型不純物を導入して、第１の多結
晶半導体層下において分離される第一導電型領域を形成
し、第１の多結晶半導体層を除去し、第２の多結晶半導
体層をマスクとして、半導体基板中に第二導電型不純物
を第一導電型領域よりも深く導入して、第二４電型領域
を形成して半導体基板をドレイン又はソースとし、第一
導電型領域をソース又はドレインとし、第２の多結晶半
導体層をダート電極として構成することを特徴とするＭ
Ｏ８電界効果トランジスタの製造方法を提供することで
達成される。

（６）発明の実施態様 以下、図面（第２ａ図ないし第２ｆ図）に関連した実施
態様例によって本発明の詳細な説明了る。

従来の製造方法と同様に、炉型シリコン半導体基板（ウ
ェハ）２１の上にＮ−型エピタキ／ヤルシリコン層２２
を形成し、通常の熱酸化法によってゲート酸化膜（ＳＩ
Ｏ□絶縁膜）２３を、例えば、厚さ１００ｎｍに形成す
る（第２ａ図）。ケ゛−ト酸化膜２３の上にＣＶＤ法に
よって多結晶シリコン層２４（例えば、厚さ５００　Ｃ
ｎｍ））をプレ族する。次に、通常のホトエツチング法
によって多結晶シリコン１−２４を選択的にエツチング
して窓２５を開けるわけであるが、本発明にしたがって
窓２５の中央箇所に多結晶シリコン層の一部（以下、中
央部分と呼ぶ）２４ｃを残−ｊ　（第２ａ図）。この中
央部分２４ｃの位置はホトマスクでの・ンターンによっ
て定まり、窓２５の形状が正多角形又は円形であればそ
の点対称中央にある。

多結晶シリコン層２４の窓２５を通して砒素（ＡｓＳＮ
型不純物）をイオン注入（ドーズ量：３Ｘ１０／ｉ）し
てエピタキシャル層２２内導入し、非酸化性（あるいは
酸化性）雰囲気中にて加熱処理（アニール）して導入し
た不純物を拡散してＮ型拡散領域２６を形成する。ガス
拡散法、真空拡散法などによってもこの拡散領域を形成
することができる。

次に、多結晶シリコンの中央部分２４ａを除去するため
に、ホトレジスト層２７を形成し、露光現像して中央部
分２４ｃが完全に露出するようなレノストバク−／とす
る。適切なエツチング剤にて核多結晶シリコンの中央部
分２４ｃを除去する（第２ｃ図）。このとき、露出して
いる酸化膜２３の一部もエツチング除去される。このホ
トエツチング工程においては、中央部分２４ｅよｐも余
裕をもって大きい形状のパターンを有するホトマスクが
使用できるので、ホトマスクの位置合わせを高精度に行
なう・必要はない。

ホトレジスト層２７を除去した後、残された多結晶シリ
コン層２４をマスクとして酸化膜２３をエツチング除去
する（第２ｄ図）。

次に、多結晶シリコン層２４をマスクとしてメロン（Ｂ
、Ｐ型不純物）をイオン注入（ドーズ量：ｌ　Ｘ　１０
”／　ｃｄｌ＝　）にてエピタキシャルＩｆＩＩＩ２２
内へ導入し、酸化性（あるいは非酸化性）雰囲気中で加
熱処理（アニール）してがロンを活性化しＰ型拡散領域
２８を形成する（第２ｅ図）。ピロンは砒素よりも拡散
係数が大きいので、加熱条件を適切に制御することによ
って、第２ｅ図に示すようにＮ型領域２６も広ろがる（
例えば、深さ２〔μｍ））が、それ以上にボロンが拡散
して深いＰ型拡散領域２８（例えば、深さ４〔μ？７Ｌ
））を形成することができる。このときに、酸化性雰凹
気のためにシリコンの熱酸化が進行して、エピタキシャ
ル層２２土に酸化膜２９が、同時に、多結晶シリコン層
２４上にも酸化膜３０が形成される。

しかる後、従来の製造方法と同様にして酸化膜２９およ
び３０の土に層間絶縁膜３１をＣＶＤ法にて形成しく第
２ｆ図）、ホトエツチング法にて層間絶縁層３１および
酸化膜２９を選択的にエツチング除去してソース電極窓
を形成する。この窓内にＰ型拡散領域２８の中心部分お
よびＮ型拡散領域２６の一部が露出することになる。

次いでソース（又はドレイン）を極３２、ゲート電極２
４に接続される′１！Ｌ極配線（図示せず）等をアルミ
ニウムの真空蒸着およびホトエツチングにて形成する。

そして、半導体基板２１の背面にニッケルメッキおよび
半田からなるドレイン（又はソース）を極３３を形成し
て、ＤＳＡＭＯ８ＦＥＴが出来上る。

上述したように本発明の製造方法においては、多結晶シ
リコンｊ−を利用してＰ型拡散領域中心部分とソース電
極とのコンタクト位置をセルファライン的に正確なＰ型
拡散領域の中心位置とすることができる。したがって、
ゲートバイアスが一定ノ トナリ、電流＠　ｌＩ−分布も均一化され、ＤＳＡＭＯ
８ＦＥＴの伝達利得（２ｍ）および破壊レベルの低下を
防止することができる。

上述の実施態様例でｉｄＮチャン坏ル型のＭＯＳＦＥＴ
であるが、Ｐチャンネル型のＭＯＳ　Ｆ　ＥＴを製造ラ
ーることもできる。この場合には導電型をすべて逆にす
ることになる。また、砒素とゾロンの不純物組合せで説
明したが、砒素の代りアンチモン（Ｓｂ）を使用するこ
ともでき、浅い拡散領域の不純物よりも深い拡散穎穢の
不純物の拡散体Ｖが大きければよい。

【図面の簡単な説明】

第１ａ図ないし第１ｆ図はＤＳＡＭＯ８亘界効果トラン
ソスタの従来の製造工程を示すこのトランジスタの概略
部分断面図であり、 第２ａ図々いし第２ｆ図はＤＳハ４０８屯界効果トラン
ノスタの本発明に係る製造方法による製造工程を示すこ
のトランゾスタの政略部分酊Ｔ面図である。 ２１・・・Ｎ＋型型厚導体基板　２２・・Ｎ−型エピタ
キシャル層、２３・・ケ゛−ト酸化膜、２４・・・多結
晶シリコン層、２６　・Ｎ型の浅い拡散領域、２８・・
Ｐ型の深い拡散領域、３１・・・層間絶縁層、３２・・
・ソース電極。 特許出願人 富士通株式会社 特許出願代理人 弁理士　實　　木　　　　　朗 弁理士　西　　舘　　和　　之 弁理士　内　　１）　幸　　男 弁理士　山　　口　　昭　　之

Claims (1)

【特許請求の範囲】
1. 第一導電型半導体基板上に絶縁膜を形成し、該絶縁膜上
   に、島状の第１の多結晶半導体層と該第１の多結晶半導
   体層を囲む第２の多結晶半導体層とを離隔して形成し、
   該多結晶半導体層をマスクとして前記半導体基板中に第
   一導電型不純物を導入して、前記第１の多結晶半導体層
   下において分離される第一導電型領域を形成し、前記第
   １の多結晶半導体層を除去し、前記第２の多結晶半導体
   層をマスクとして、前記半導体基板中に第二導電型不純
   物を前記第一導電型領域よシも深く導入して、第二導電
   型領域を形成して前記半導体基板をドレイン又はソース
   とし、第一導電型領域をソース又はドレインとし、前記
   第２の多結晶半導体層をグーート電極として構成するこ
   とを特徴とするＭＯ８電界効果トランジスタの製造方法
   。