JPS5938791B2 - 画信号処理回路 - Google Patents
画信号処理回路Info
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- JPS5938791B2 JPS5938791B2 JP54000750A JP75079A JPS5938791B2 JP S5938791 B2 JPS5938791 B2 JP S5938791B2 JP 54000750 A JP54000750 A JP 54000750A JP 75079 A JP75079 A JP 75079A JP S5938791 B2 JPS5938791 B2 JP S5938791B2
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Description
【発明の詳細な説明】
本発明はファクシミリ装置等において、原稿を読みとる
場合等の光電変換装置より出力された画信号を白黒二値
信号に変換する画信号処理回路に関する。
場合等の光電変換装置より出力された画信号を白黒二値
信号に変換する画信号処理回路に関する。
従来の画信号処理回路を第１図に示す。
第１図において、１は画信号入力端子、２は入力した画
信号を基準電圧と比較して基準電圧に対する画信号の電
圧値に従つて二値信号を出力する比較器、３は前記二値
信号の出力端子、４は画信号を入力してピーク値をホー
ルドするピークホールド回路、５及び６は前記ピークホ
ールド回路４の出力を分圧して基準電圧を得る抵抗分圧
回路を構成する抵抗、Ｔは画信号をピークホールド回路
４に入力させるスイッチング素子、８は前記ピークホー
ルド回路４が不要な画信号区間のピーク値をホールドし
ないようにスイッチング素子７を制御する制御信号の入
力端子である。従来の画信号処理回路は前述の如く構成
されており、基準電圧は画信号のピークに対応して一義
的に決定される。そのため、従来の回路では、抵抗分圧
回路の分圧比のいかんにかかわらず、例えば明度にむら
のある原稿用紙に濃淡のある文字が書かれているような
場合にコントラストの小さい黒信号部および白信号部の
検出が不充分であるという欠点があつた。本発明の目的
はこれらの欠点を除去するためにあり、その構成は入力
した画信号のピーク電圧値をホールドするピークホール
ド回路と、前記ピークホールド回路の出力に従つて基準
電圧を設定する基準電圧設定回路と、前記画信号の最大
値と最小値とをホールドするホールド回路の出力と前記
画信号とを入力して当該両入力の差を検出する減算器と
、前記減算器の出力と前記基準電圧とを入力する第１の
比較器と、前記減算器の出力と前記基準電圧の極性反転
出力とを入力する第２の比較器と、前記第１の比較器の
出力信号及び第２の比較器の出力信号を各々入力するフ
リツプフロツプ回路と、前記フリツプフロツプ回路の２
つの出力信号により制御され前記画信号の最大値又は最
小値を前記ホールド回路に入力させる入力制御手段と、
前記画信号と固定した比較電圧とを入力する第３の比較
器と、前記フリツプフロツプ回路の１つの出力信号と前
記第３の比較器の出力信号とにより二値信号を得る論理
回路とから成ることを特徴とする画信号処理回路である
。
信号を基準電圧と比較して基準電圧に対する画信号の電
圧値に従つて二値信号を出力する比較器、３は前記二値
信号の出力端子、４は画信号を入力してピーク値をホー
ルドするピークホールド回路、５及び６は前記ピークホ
ールド回路４の出力を分圧して基準電圧を得る抵抗分圧
回路を構成する抵抗、Ｔは画信号をピークホールド回路
４に入力させるスイッチング素子、８は前記ピークホー
ルド回路４が不要な画信号区間のピーク値をホールドし
ないようにスイッチング素子７を制御する制御信号の入
力端子である。従来の画信号処理回路は前述の如く構成
されており、基準電圧は画信号のピークに対応して一義
的に決定される。そのため、従来の回路では、抵抗分圧
回路の分圧比のいかんにかかわらず、例えば明度にむら
のある原稿用紙に濃淡のある文字が書かれているような
場合にコントラストの小さい黒信号部および白信号部の
検出が不充分であるという欠点があつた。本発明の目的
はこれらの欠点を除去するためにあり、その構成は入力
した画信号のピーク電圧値をホールドするピークホール
ド回路と、前記ピークホールド回路の出力に従つて基準
電圧を設定する基準電圧設定回路と、前記画信号の最大
値と最小値とをホールドするホールド回路の出力と前記
画信号とを入力して当該両入力の差を検出する減算器と
、前記減算器の出力と前記基準電圧とを入力する第１の
比較器と、前記減算器の出力と前記基準電圧の極性反転
出力とを入力する第２の比較器と、前記第１の比較器の
出力信号及び第２の比較器の出力信号を各々入力するフ
リツプフロツプ回路と、前記フリツプフロツプ回路の２
つの出力信号により制御され前記画信号の最大値又は最
小値を前記ホールド回路に入力させる入力制御手段と、
前記画信号と固定した比較電圧とを入力する第３の比較
器と、前記フリツプフロツプ回路の１つの出力信号と前
記第３の比較器の出力信号とにより二値信号を得る論理
回路とから成ることを特徴とする画信号処理回路である
。
以下、本発明について、実施例とともに図面を参照して
詳細に説明する。第２図は、本発明の一実施例の構成を
説明するための回路図であり、第３図は第２図の動作を
説明するためのタイムチヤートである。
詳細に説明する。第２図は、本発明の一実施例の構成を
説明するための回路図であり、第３図は第２図の動作を
説明するためのタイムチヤートである。
第２図において、１０は画信号入力端子、１１は画信号
を入力してピーク値をホールドするピークホールド回路
、１２，１３は前記ピークホールド回路１１の出力Ｖｐ
を分圧して基準電圧Ｖｓを得る抵抗分圧回路を構成する
抵抗、１４はホールド回路であり、後述する入力制御手
段により或る区間の画信号の最大値又は最小値をホール
ドする。１５は画信号Ｖと前記ホールド回路の出力ＶＨ
とを入力して当該両人力の差（Ｖｖ−Ｈ）を検出する演
算器、１６は前記基準電圧ｓの極性を反転し、負の基準
電圧−Ｖｓを作成するための演算増幅器、１７は前記減
算器１５の出力（Ｖ−Ｈ）と前記基準電圧Ｖｓとを入力
し、（、−ＶＨ）≧ｓの場合論理゛１゛をその他の場合
に論理゛０゛を出す第１の比較器、１８は前記減算器１
５の出力（ｖ−Ｈ）と前記演算増幅器１６よりの負の基
準電圧−ｓとを入力し（Ｖ−ＶＨ）≦（−Ｖｓ）の場合
論理“１”をその他の場合に論理゛Ｏ゛を出す第２の比
較器、１９はラインの開始に先だつて印加されるりセツ
トパルスの入力端子、２０は前記第２の比較器１８の出
力信号と前記りセツトパルスとの０Ｒ演算を行なう０Ｒ
回路、２１は前記りセツトパルスを受けて前記ホールド
回路１４をりセツトするためのスイツチング素子、２２
は前記第１の比較器１７の出力信号と前記０Ｒ回路の出
力信号とを入力とするフリツプフロツプ回路、２３，２
４は前記フリツプフロツプ回路の出力により制御される
スイツチング素子、２５はスイツチング素子２３の゛Ｏ
Ｎ”により画信号の最大値を入力させるダイオード、２
６はスイツチング素子２４の゛０Ｎ゛により画信号の最
小値を入力させるダイオードであり、スイツチング素子
２３及びダイオード２５、並びにスイツチング素子２４
及ひダイオード２６で入力制御手段を構成している。
を入力してピーク値をホールドするピークホールド回路
、１２，１３は前記ピークホールド回路１１の出力Ｖｐ
を分圧して基準電圧Ｖｓを得る抵抗分圧回路を構成する
抵抗、１４はホールド回路であり、後述する入力制御手
段により或る区間の画信号の最大値又は最小値をホール
ドする。１５は画信号Ｖと前記ホールド回路の出力ＶＨ
とを入力して当該両人力の差（Ｖｖ−Ｈ）を検出する演
算器、１６は前記基準電圧ｓの極性を反転し、負の基準
電圧−Ｖｓを作成するための演算増幅器、１７は前記減
算器１５の出力（Ｖ−Ｈ）と前記基準電圧Ｖｓとを入力
し、（、−ＶＨ）≧ｓの場合論理゛１゛をその他の場合
に論理゛０゛を出す第１の比較器、１８は前記減算器１
５の出力（ｖ−Ｈ）と前記演算増幅器１６よりの負の基
準電圧−ｓとを入力し（Ｖ−ＶＨ）≦（−Ｖｓ）の場合
論理“１”をその他の場合に論理゛Ｏ゛を出す第２の比
較器、１９はラインの開始に先だつて印加されるりセツ
トパルスの入力端子、２０は前記第２の比較器１８の出
力信号と前記りセツトパルスとの０Ｒ演算を行なう０Ｒ
回路、２１は前記りセツトパルスを受けて前記ホールド
回路１４をりセツトするためのスイツチング素子、２２
は前記第１の比較器１７の出力信号と前記０Ｒ回路の出
力信号とを入力とするフリツプフロツプ回路、２３，２
４は前記フリツプフロツプ回路の出力により制御される
スイツチング素子、２５はスイツチング素子２３の゛Ｏ
Ｎ”により画信号の最大値を入力させるダイオード、２
６はスイツチング素子２４の゛０Ｎ゛により画信号の最
小値を入力させるダイオードであり、スイツチング素子
２３及びダイオード２５、並びにスイツチング素子２４
及ひダイオード２６で入力制御手段を構成している。
２７は固定した比較電圧ＶＢを入力する比較電圧入力端
子、２８は画信号Ｖと前記比較電圧Ｂとを入力する第３
の比較器であり、Ｖ〈ＶＢの場合、論理゛Ｏ゛を出力し
、その他の場合、論理゛１゛を出力する。
子、２８は画信号Ｖと前記比較電圧Ｂとを入力する第３
の比較器であり、Ｖ〈ＶＢの場合、論理゛Ｏ゛を出力し
、その他の場合、論理゛１゛を出力する。
２９は前記フリツプフロツプ回路の出力Ｑと前記第３の
比較器２８の出力信号を入力してＡＮＤ演算を行なうＡ
ＮＤ回路、３０は本画像処理回路の出力端子であり、白
黒に対応した二値信号を出す。
比較器２８の出力信号を入力してＡＮＤ演算を行なうＡ
ＮＤ回路、３０は本画像処理回路の出力端子であり、白
黒に対応した二値信号を出す。
次に第２図の回路の動作を第３図とともに説明する。
第３図において、イは画信号Ｖの波形と固定の比較電圧
Ｂ１口は入力端子１９より印加されるりセツトパルス、
ハは抵抗分圧回路より得られる基準電圧ｓ、二は第２の
比較器１８より出る出力信号で０Ｒ回路２０を経てフリ
ツプフロツプ回路２２のりセツト信号となる。
Ｂ１口は入力端子１９より印加されるりセツトパルス、
ハは抵抗分圧回路より得られる基準電圧ｓ、二は第２の
比較器１８より出る出力信号で０Ｒ回路２０を経てフリ
ツプフロツプ回路２２のりセツト信号となる。
ホは第１の比較器１７より出る出力信号でフリツプフロ
ツプ回路２２のセツト信号となる。へはフリツプフロツ
プ回路２２のＱ出力の信号、卜はホールド回路１４の出
力波形、チは減算器１５の出力（−Ｈ）の波形と基準電
圧ｓ並びに負の基準電圧−ｓリは第３の比較器２８の出
力信号、ヌはＡＮＤ回路２９よりの二値信号である。画
信号入力端子１０に第３図イに示すごとく高電位側が白
、低電位側が黒に対応する画信号Ｖｖが入力される場合
を考える。
ツプ回路２２のセツト信号となる。へはフリツプフロツ
プ回路２２のＱ出力の信号、卜はホールド回路１４の出
力波形、チは減算器１５の出力（−Ｈ）の波形と基準電
圧ｓ並びに負の基準電圧−ｓリは第３の比較器２８の出
力信号、ヌはＡＮＤ回路２９よりの二値信号である。画
信号入力端子１０に第３図イに示すごとく高電位側が白
、低電位側が黒に対応する画信号Ｖｖが入力される場合
を考える。
画信号のライン開始に先だつて、りセツトパルスが入力
端子１９に印加されると、スイツチング素子２１力げ０
Ｎ゜゛し、ホールド回路１４をりセツトする、とともに
０Ｒ回路２０を１駆動しフリツプフロツプ回路２２をり
セツト状態にしておき、そのＱ出力を“１゛にする。画
信号はピークホールド回路１１でピーク値をホールドさ
れ、そのピーク値は抵抗１２，１３の分圧回路により基
準電圧ｓ（第３図ハ）を与える。初め、減算器１５の出
力（Ｖ−Ｈ）はｖ（〉Ｏ）であり、〉Ｖｓであるから、
第１の比較器１７ば１゜゛を出し、フリツプフロツプ回
路２２をセツトしＱ＝１としてスイツチング素子２３を
゛ＯＮ゛する。
端子１９に印加されると、スイツチング素子２１力げ０
Ｎ゜゛し、ホールド回路１４をりセツトする、とともに
０Ｒ回路２０を１駆動しフリツプフロツプ回路２２をり
セツト状態にしておき、そのＱ出力を“１゛にする。画
信号はピークホールド回路１１でピーク値をホールドさ
れ、そのピーク値は抵抗１２，１３の分圧回路により基
準電圧ｓ（第３図ハ）を与える。初め、減算器１５の出
力（Ｖ−Ｈ）はｖ（〉Ｏ）であり、〉Ｖｓであるから、
第１の比較器１７ば１゜゛を出し、フリツプフロツプ回
路２２をセツトしＱ＝１としてスイツチング素子２３を
゛ＯＮ゛する。
なお、この場合第２の比較器１８でば０゛を出している
。スイツチング素子２３の゛ＯＮ゛により、ホールド回
路１４では画信号の最大値をホールドする。そして減算
器１５では画信号とホールド回路１４の出力Ｈとの差（
−ＶＨ）を検出し、その出力（−Ｈ）を第１及び第２の
比較器１７及び１８に受信させる。
。スイツチング素子２３の゛ＯＮ゛により、ホールド回
路１４では画信号の最大値をホールドする。そして減算
器１５では画信号とホールド回路１４の出力Ｈとの差（
−ＶＨ）を検出し、その出力（−Ｈ）を第１及び第２の
比較器１７及び１８に受信させる。
第１の比較器１７は前記減算器１５の出力が（Ｖ一Ｈ）
く８となつた場合に゛０゛と変わる。
く８となつた場合に゛０゛と変わる。
続いて画信号が前記ホールド回路１４のホールド値以下
になり、減算器１５の出力（ｖ−Ｈ）と負の基準電圧−
Ｖ８との関係が（Ｖｖ−ＶＨ）≦（−Ｖｓ）であれば、
第２の比較器１８ば１”に変わる。この場合第１の比較
器１７でばＯ゛である。第２の比較器１８から”１゛が
出ると、フリツプフロツプ回路２２をりセツトＱ二１と
してスイツチング素子２４を゛０Ｎ１する。この場合フ
リツプフロツプ回路２２の一方の出力Ｑ＝Ｏでありスイ
ツチング素子２３は”ＯＦＦ゜゛である。スイツチング
素子２４の゛０Ｎ゛により、ホールド回路１４では画信
号の最小値をホールドする。そして減算器１５では画信
号Ｖとホールド回路１４の出力Ｈとの差（−ＶＨ）を検
出し、その出力（ャ一Ｈ）を第１及び第２の比較器１７
及び１８に受信させる。第２の比較器１８は前記減算器
の出力が（Ｖｖ−ＶＨ）〉（−Ｖｓ）となつた場合に６
『”と変わる。以下、同様の動作を繰返す。一方、第３
の比較器２８では画信号と基準電圧ＶＢとを比較し、そ
の出力信号は第３図リのように現われる。
になり、減算器１５の出力（ｖ−Ｈ）と負の基準電圧−
Ｖ８との関係が（Ｖｖ−ＶＨ）≦（−Ｖｓ）であれば、
第２の比較器１８ば１”に変わる。この場合第１の比較
器１７でばＯ゛である。第２の比較器１８から”１゛が
出ると、フリツプフロツプ回路２２をりセツトＱ二１と
してスイツチング素子２４を゛０Ｎ１する。この場合フ
リツプフロツプ回路２２の一方の出力Ｑ＝Ｏでありスイ
ツチング素子２３は”ＯＦＦ゜゛である。スイツチング
素子２４の゛０Ｎ゛により、ホールド回路１４では画信
号の最小値をホールドする。そして減算器１５では画信
号Ｖとホールド回路１４の出力Ｈとの差（−ＶＨ）を検
出し、その出力（ャ一Ｈ）を第１及び第２の比較器１７
及び１８に受信させる。第２の比較器１８は前記減算器
の出力が（Ｖｖ−ＶＨ）〉（−Ｖｓ）となつた場合に６
『”と変わる。以下、同様の動作を繰返す。一方、第３
の比較器２８では画信号と基準電圧ＶＢとを比較し、そ
の出力信号は第３図リのように現われる。
これにより、基準電圧ＶＢ以下の画信号及ひノイズ分を
すべて黒としている。この第３の比較器２８の出力信号
と前記フリツプフロツプ回路２２の一方の出力Ｑからの
出力信号とをＡＮＤ回路２９に入力して、出力端子３０
より二値信号を得る。本発明によれば暗い部分、明るい
部分によらず画信号の小さい変動（小さいコントラスト
）を判別することができ、きめ細かに白黒二値信号に変
換できる。
すべて黒としている。この第３の比較器２８の出力信号
と前記フリツプフロツプ回路２２の一方の出力Ｑからの
出力信号とをＡＮＤ回路２９に入力して、出力端子３０
より二値信号を得る。本発明によれば暗い部分、明るい
部分によらず画信号の小さい変動（小さいコントラスト
）を判別することができ、きめ細かに白黒二値信号に変
換できる。
本発明は画信号のコントラストに影響されることなく、
原稿に忠実な白黒二値信号に変換することができる利点
があるので使用者によつて、さまざまな原稿の使用が予
想されるフアクシミリ装置等に利用することができる。
原稿に忠実な白黒二値信号に変換することができる利点
があるので使用者によつて、さまざまな原稿の使用が予
想されるフアクシミリ装置等に利用することができる。
第１図は従来の画信号処理回路、第２図は本発ノ 明の
一実施例を説明するための回路図、第３図は第２図の各
部の波形図である。 １０・・・・・・画信号入力端子、１１・・・・・・ピ
ークホールド回路、１２，１３・・・・・・抵抗、１４
・・・・・・ホールド回路、１５・・・・・・減算器、
１７，１８，２８・・・・・・τ 比較器、２２・・・
・・・フリツプフロツプ回路、２３，２４・・・・・・
スイツチ素子、２５，２６・・・・・・ダイオード、２
７・・・・・・比較電圧入力端子、２９・・・・・・Ａ
ＮＤ回路、３０・・・・・・出力端子。
一実施例を説明するための回路図、第３図は第２図の各
部の波形図である。 １０・・・・・・画信号入力端子、１１・・・・・・ピ
ークホールド回路、１２，１３・・・・・・抵抗、１４
・・・・・・ホールド回路、１５・・・・・・減算器、
１７，１８，２８・・・・・・τ 比較器、２２・・・
・・・フリツプフロツプ回路、２３，２４・・・・・・
スイツチ素子、２５，２６・・・・・・ダイオード、２
７・・・・・・比較電圧入力端子、２９・・・・・・Ａ
ＮＤ回路、３０・・・・・・出力端子。
Claims (1)
- １ 入力した画信号のピーク電圧値をホールドするピー
クホールド回路と、前記ピークホールド回路の出力に従
つて基準電圧を設定する基準電圧設定回路と、前記画信
号の最大値と最小値とをホールドするホールド回路の出
力と前記画信号とを入力して当該両入力の差を検出する
減算器と、前記減算器の出力と前記基準電圧とを入力す
る第１の比較器と、前記減算器の出力と前記基準電圧の
極性反転出力とを入力する第２の比較器と、前記第１の
比較器の出力信号及び第２の比較器の出力信号を各々入
力するフリップフロップ回路と、前記フリップフロップ
回路の２つの出力信号により制御され前記画信号の最大
値又は最小値を前記ホールド回路に入力させる入力制御
手段と、前記画信号と固定した比較電圧とを入力する第
３の比較器と、前記フリップフロップ回路の１つの出力
信号と前記第３の比較器の出力信号とにより二値信号を
得る論理回路とから成ることを特徴とする画信号処理回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54000750A JPS5938791B2 (ja) | 1979-01-10 | 1979-01-10 | 画信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54000750A JPS5938791B2 (ja) | 1979-01-10 | 1979-01-10 | 画信号処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5593373A JPS5593373A (en) | 1980-07-15 |
| JPS5938791B2 true JPS5938791B2 (ja) | 1984-09-19 |
Family
ID=11482366
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54000750A Expired JPS5938791B2 (ja) | 1979-01-10 | 1979-01-10 | 画信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5938791B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62168288A (ja) * | 1986-01-21 | 1987-07-24 | Nachi Fujikoshi Corp | 二値化スライス値自動設定方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4966221A (ja) * | 1972-10-31 | 1974-06-27 | ||
| JPS52120613A (en) * | 1976-04-02 | 1977-10-11 | Olympus Optical Co Ltd | Video signal processing circuit |
-
1979
- 1979-01-10 JP JP54000750A patent/JPS5938791B2/ja not_active Expired
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4966221A (ja) * | 1972-10-31 | 1974-06-27 | ||
| JPS52120613A (en) * | 1976-04-02 | 1977-10-11 | Olympus Optical Co Ltd | Video signal processing circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5593373A (en) | 1980-07-15 |
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