JPS633502B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は、フアクシミリや光学的文字読取装
置（OCR）等の原稿読取装置において使用する
シエーデイング補正方式に関するものである。

従来の原稿読取装置としては第１図に示すよう
なものがある。すなわち同図に示すように、原稿
１を螢光灯２によつて照明し、レンズ３および電
荷転送素子（CCD）やフオトダイオードアレイ
等の光電変換素子４によつて原稿面の光電変換信
号を得る。この場合、螢光灯２の長さが有限であ
ることや、螢光灯の両端にある電極付近の輝度が
管中央部の輝度に比べて暗いことにより原稿周辺
部が暗くなり、またレンズ３においてはいわゆる
コサイン４乗則に従いやはり周辺の光量が暗くな
る。そのためこの原稿読取装置では、第２図に示
すようにこの装置によつて得られる光電変換信号
V₁が中央部のレベルに対して周辺部のレベルが
相対的に小さくなるシエーデイングの問題が生じ
る。また光電変換素子４自身についても、個々の
画素の感度が均一でないため、その出力レベルが
不揃いになるという問題点がある。

このようなシエーデイングの問題に対して従来
いろいろな工夫がなされている。たとえば、光電
変換信号を所定の閾値によつて２値信号に変換し
て伝送するようなフアクシミリ装置においては、
第２図に示すようなシエーデイング波形に似た形
の閾値V_Tを設け、これにより光電変換信号V₁を
２値化することが行なわれる。しかしながら、こ
のような閾値波形は微分回路や積分回路のような
アナログ回路によつて作ることが多く、実際のシ
エーデイング波形に近似させることは困難で、精
度のよい補正は期待できず、また光電変換素子の
各画素の感度の不揃いのように不規則な形の信号
波形に対しては、ほとんど効をなさないという欠
点があつた。

つぎに、もつと正確なシエーデイング補正の方
法として、系全体の感度特性をＰ―ROMのよう
な記憶素子に記憶させておき、実際の光電変換時
に記憶素子の内容を読み出しながら補正する方法
がある。この方法はかなり正確にシエーデイング
を補正することができるが、第１図の原稿読取装
置に適用する場合、螢光灯の周辺の黒化などのシ
エーデイングの変動要因や、螢光灯、光電変換素
子、レンズ等を交換した場合等の変化要因に対し
ては再度記憶素子の内容を書き換える必要があ
る。しかしながらこのようなシエーデイング波形
の変動や変化に対してＰ―ROMの内容をその都
度書き換えるのは容易でなく、実際的でないとい
う欠点があつた。

この発明はこのような従来のものの欠点を除去
するためになされたもので、原稿読取りのあいま
に随時シエーデイング波形をRAM等の記憶素子
に記憶させ、原稿面の光電変換時に記憶素子の内
容を読み出して補正することにより、前述のシエ
ーデイング波形の変動や変化に対しても最適なシ
エーデイング補正を行なうことのできるシエーデ
イング補正方式を提供するものである。

ただし、前述のように原稿読取状態において随
時シエーデイング波形をRAMに記憶させるため
には、非常に高速にシエーデイング波形をAD変
換する必要があり、AD変換装置そのものが高価
であるうえ高速読取に対してはそのアクセス時間
の速さが十分でない。そこでこの発明において
は、光電変換素子の１回の走査とAD変換の１段
階のレベル分解を対応させ、ｍ回の光電変換走査
によつてｍレベルのAD変換を完了させることに
より、比較的簡単な回路構成によつて、しかも高
速読取に対しても十分応答できるようにしたAD
変換回路を備えたシエーデイング補正方式を提供
するものである。

以下この発明の一実施例を図について説明す
る。

まずこの発明によるシエーデイング補正装置の
光電変換系の一実施例を示す第３図において、１
ないし４は第１図と同じものを示し、５は内面が
均一な明度を持つように白色塗装等の処理をして
形成した薄膜５ａを有する後方の原稿保持板、６
はこの後方の原稿保持板５とともに原稿１を保持
する前方の原稿保持板である。

原稿１は両原稿保持板５，６の空隙をローラー
等の手段によつて図の矢印Ｘの方向に順次送ら
れ、１枚の原稿１が光電変換される。そして原稿
１が存在しない場合には、光電変換素子４の出力
信号は原稿保持板５の白色の薄膜５ａからの信号
となる。ここで薄膜５ａからの信号は原稿読取装
置の系全体のシエーデイング波形を示すと考えて
よいから、原稿１を光電変換するあいまにシエー
デイングの状態をRAM等の記憶素子に記憶させ
ることが可能となる。

つぎに第３図の実施例によつて得られるシエー
デイング波形を第４図にV₂として示す。シエー
デイング波形V₂は光電変換素子４の１回の走査
で得られる信号波形である。また光電変換素子４
は一般にｎ個の多数の画素列によつて構成されて
おり、波形V₂をミクロに見ると図のようにV₁，
V₂，…V_oのｎ個の画素信号から構成されている。
したがつて各々の画素に対応する画素信号を適当
な分解ビツト数でAD変換し、RAMに記憶させ
ることによつてシエーデイング波形の記憶をす
る。

いま光電変換素子４の走査周波数を、画素の
数をｎとし、１回の光電変換素子４の走査によつ
てそれぞれの画素信号をAD変換するとすれば、
１画素あたりの変換時間は１／（×ｎ）より小
さい必要がある。たとえば光電変換素子の走査周
波数を1KHz、画素数を2048個とすれば、変換時
間は0.5μsとなり、非常に高速なAD変換が必要と
なる。この変換時間は、走査周波数が高くなれば
なるほど、また画素数が多くなればなるほど短か
くなり、一般のAD変換器では非常に困難にな
る。

この発明はこのようにシエーデイング波形を光
電変換素子の１回の走査によつてAD変換するの
ではなく、光電変換素子の１回の走査とAD変換
の１段階のレベル分解とを対応させてAD変換を
行うようにしてある。すなわち光電変換素子の画
素数をｎ、AD変換の分解レベル数をｍとすれ
ば、１回の走査によつてｎ個のすべての画素につ
いて１分解レベルの分解処理をし、ｍ回の走査の
繰り返しによつてｍ段階の分解を行うようにする
のである。

つぎにこの発明によるシエーデイング補正方式
におけるAD変換回路とこの出力デイジタル信号
を記憶する記憶素子を示す第５図によつてさらに
詳細に説明する。

図において、８は単極８段の切換スイツチで、
８個の分岐端子にはそれぞれ抵抗R₁，…，R₈が
接続されている。R₀は切換スイツチ８で選択接
続される抵抗R₁，…，R₈のうちいずれかの抵抗
とともに光電変換信号V₂を分圧するための分圧
抵抗、９は光電変換信号V₂の分圧された電圧が
非反転入力端子＋に印加される電圧比較器、VR
は一端が電源＋Ｂに接続されその閾値電圧V_Sを
電圧比較器９の反転入力端子−に加える可変抵抗
器、１０はクロツク周波数発生器、１１はクロツ
ク周波数発生器１０の出力信号を分周し、光電変
換素子の走査と同期してスイツチＳを介して切換
スイツチ８に第１アドレス信号a₁を送り出す周波
数カウンタ、１２はクロツク周波数発生器１０よ
り第２アドレス信号a₂を受け、シエーデイング波
形をAD変換して記憶するRAM（Random
Assess Memory）、１３は前記電圧比較器９の
出力とRAM１２の出力とを加算してその結果を
RAM１２に書き込むための加算器、１４は加算
器１３によつて加算した結果をRAM１２に書き
込む間、その状態を保持しておくためのラツチ回
路である。５１は切換スイツチ８と抵抗R₁，…，
R₈，R₀で構成された信号レベル変換回路で、光
電変換素子からのアナログ信号出力をレベル変換
して出力する。５２はクロツク周波数発生器１０
と周波数カウンタ１１で信号レベル変換回路５１
の信号レベルを変化制御すると共に、加算器１３
とラツチ回路１４で電圧比較器９からの出力信号
にもとづき光電変換素子の各画素に対応する画素
信号をデイジタル信号として力するAD変換制御
回路である。そしてこの信号レベル変換回路５１
とAD変換制御回路５２と電圧比較器９でAD変
換回路を構成している。

つぎにこの回路の動作について説明する。

まずシエーデイングの波形を記憶する段階で
は、周波数カウンタ１１がクロツク周波数発生器
１０の出力信号を分周して、スイツチＳを介して
第１アドレス信号a₁を切換スイツチ８に加える。
この場合第１アドレス信号a₁は切換スイツチ８の
切換数が８個であるため４ビツトのバイナリー信
号により構成されている。そしてこの第１アドレ
ス信号a₁は光電変換素子の走査と同期して切換ス
イツチ８に加えられるため、切換スイツチ８は各
走査周期ごとに抵抗R₁，…，R₈を順次切換える。
第６図にこのようにして得られる信号レベル変換
回路５１の出力端子Voutの波形を示す。抵抗R₁，
…，R₈は分圧比が順次小さくなるようにして選
んであり、たとえばｎ番目の抵抗R_oに対しては R_o／R₀＋R_o＝ｋ・R_o-1／R₀＋R_o-1 （０＜ｋ＜１，ｎ＝２〜８） のようになつている。したがつて第６図の光電変
換信号の波形は、走査周期T₁からT₈に行くに従
つて相似形を保ちながら小さくなつていく。

つぎに電圧比較器９の反転入力端子−には、可
変抵抗器VRより所定の閾値電圧V_Sが印加されて
おり、光電変換信号のうち閾値電圧V_S以上のレ
ベルの部分に対しては電圧比較器５の出力は１と
なり、閾値電圧V_S以下の部分の出力は０となる。
たとえば第６図の波形において、走査周期T_Sに
おいては信号レベル変換回路５１の出力信号のＡ
の部分の出力は０であり、それ以外の部分の出力
は１である。

クロツク周波数発生器１０からは、さらに第２
アドレス信号a₂が出力され、RAM１２のアドレ
ス入力端子に加えられる。RAM１２は光電変換
素子の各画素信号をAD変換した結果を記憶して
おくもので、たとえば光電変換素子の画素の数を
ｎとすると、第５図の例では８レベルに分解する
からRAM１２の必要ビツト数は3nビツトとな
る。第２アドレス信号a₂は各画素信号に対応する
ものであり、各々の走査においてｎ個のアドレス
切換えを行なうようになつている。

各画素の信号レベルをAD変換するには、まず
第１回目の走査でRAM１２の内容をすべて０に
する。つぎに第２回目の走査T₁によつて得られ
る電圧比較器９の出力と、RAM１２から読み出
した出力とを加算器１３によつて加算する。この
処理は各画素ごとに行ない、RAM１２の内容は
そのつど加算した結果に書き換える。同様に第３
回目から第９回目の走査T₂，…，T₈においても
電圧比較器９の出力とRAM１２から読み出した
出力とを加算器１３によつて加算し、RAM１２
の内容を順次書き換える。たとえば第６図のＢ点
の画素信号に対応する電圧比較器９の出力は、走
査周期T₁〜T₆においては１であり、走査周期
T₇，T₈においては０である。したがつて最終的
なＢ点の画素信号に対応するRAM１２の内容は
110となる。走査周期T₆において切換スイツチ８
によつて選択される抵抗はR₆になつており、Ｂ
点の画素信号に対しては抵抗R₆に選ぶことによ
つてその信号レベルは閾値電圧V_Sに等しくなる。
またRAM１２のＢ点の画素信号に対応する部分
の内容は、最終的には抵抗R₆に対応する第１ア
ドレス信号a₁に等しくなる。このようにして
RAM１２の内容は、各々の画素信号に対しその
信号レベルが閾値電圧V_Sに等しくなるような抵
抗R_oを選択するための第１アドレス信号a₁を記
憶したものになる。なお原稿保持板面を光電変換
してRAM１２に記憶している際は出力端子Vout
からの信号は後続する回路に行かないよう遮断さ
れている。

つぎに実際の原稿読取時には、スイツチＳを
RAM１２側に切換え、光電変換素子の走査と同
期して各画素毎にRAM１２の内容を読み出し、
スイツチＳを介して切換スイツチ８に第１アドレ
ス信号a₁として加える。RAM１２からの読み出
し信号は前述した説明から理解できるようにその
内容によつて切換スイツチ８を抵抗R₁〜R₈のい
ずれかに切換え（RAM１２の内容が110の場合
は抵抗R₆を選択）ることにより、信号レベル変
換回路５１の出力端子Voutからはシエーデイン
グが完全に補正された光電変換信号として得られ
る。

更に詳しく説明するならば、出力端子Voutか
らの信号は光電変換素子４からの光電変換信号
V₂に対してV₂×R_o／R₀＋R_oで表わされる。ここで 原稿周辺部ではシエーデイングによつてV₂が小
さくなるが、そのときはRAM１２から大きな抵
抗R_oが選択され、また原稿中心部ではV₂が大き
くなるが、その時はRAM１２から小さな抵抗R_o
が選択され、結果的にシエーデイングが補正され
たものが出力端子Voutから得られる。またAD変
換に必要な時間については、１回の走査によつて
１レベル分解することになり、高速走査に適して
いる。

なお、以上の説明ではシエーデイング波形を３
ビツトにAD変換して記憶する例について述べた
が、分解レベルを７ビツト程度に拡大して適用す
れば非常に精度のよいシエーデイング補正が可能
であり、特に正確な中間調を必要とする光電変換
装置においてその効果が大である。

また光電変換素子の各画素信号をAD変換した
結果を記憶するための記憶素子としては前記の
RAMのほか任意の記憶素子を用いてもよいこと
は勿論である。

以上のように、この発明の原稿読取装置のシエ
ーデイング補正方式によれば、原稿面を光電変換
するあいまに、随時原稿保持板面を光電変換し、
光電変換素子の各画素に対応する画素信号をそれ
ぞれAD変換して記憶素子に記憶しておき、原稿
面の光電変換時には上記記憶素子の内容を読み出
してシエーデイングを補正することにより、随時
あるいは定期的にシエーデイングの補正が簡単
に、しかも精度よくできる。したがつて、シエー
デイング波形の変動や変化に対しても、常に最適
な状態にシエーデイングが補正できる。またシエ
ーデイング波形の記憶段階において光電変換素子
の１回の走査とAD変換の１段階のレベル分解と
を対応させ、ｍ回の光電変換走査によつてｍレベ
ルのAD変換を完了させるようにしたので、本装
置に必要なAD変換回路は比較的簡単で安価な構
成のもでよく、しかも高速読取走査に適してお
り、その用途も広い等の種々の効果がある。

【図面の簡単な説明】

第１図は従来の原稿読取装置の一例を示す図、
第２図は第１図の原稿読取装置によつて得られる
光電変換信号のシエーデイング波形を示す図、第
３図はこの発明によるシエーデイング補正装置の
光電変換系の一実施例を示す図、第４図は第３図
のシエーデイング補正装置によつて得られるシエ
ーデイングの波形を示す図、第５図はこの発明に
よるシエーデイング補正方式におけるAD変換回
路の一実施例の回路図、第６図は第５図のAD変
換回路の動作を説明するための光電変換信号波形
を示す図である。 ４…光電変換素子、５…原稿保持板、９…電圧
比較器、１２…記憶素子としてのRAM、５１…
信号レベル変換回路、５２…AD変換制御回路。
なお図中、同一符号は同一または相当部分を示
す。

Claims (1)

【特許請求の範囲】
1. １ 内面を均一の明度を持つようにした原稿保持
   板と、原稿面及び原稿保持板面を光電変換する光
   電変換素子と、この光電変換素子を走査して得ら
   れるアナログ信号出力を信号レベル変換して出力
   する信号レベル変換回路と、この信号レベル変換
   回路からのアナログ信号出力と所定の基準レベル
   信号とを比較する比較器と、上記信号レベル変換
   回路の信号レベルを変化制御すると共に上記比較
   器の出力信号にもとづき光電変換素子の各画素子
   に対応する画素信号をデイジタル信号として出力
   するAD変換制御回路と、このAD変換制御回路
   からの上記デイジタル信号を記憶する記憶素子と
   を備え、上記原稿面を光電変換するあいまに上記
   原稿保持板面を光電変換するものであつて、上記
   原稿保持板面の光電変換の際は、光電変換素子の
   １回の走査によつて光電変換素子の全画素につい
   て１分解レベルの分解処理をし、これを走査毎に
   上記信号レベル変換回路の信号レベルを変化して
   ｍ回（ｍは２以上の整数）繰返し走査することに
   より、各画素に対応する画素信号を読み出して原
   稿保持板面に対応する各画素信号をｍ段階のレベ
   ル分解を有したデイジタル信号に変換して上記記
   憶素子に記憶し、上記原稿面の光電変換時に上記
   記憶素子の内容を画素毎に読み出し、その読み出
   し信号により上記信号レベル変換回路の信号レベ
   ルを変化させ、光電変換素子からのアナログ信号
   出力に含まれるシエーデイングを補正するように
   したことを特徴とする原稿読取装置のシエーデイ
   ング補正方式。