JPS5937495B2 - 重合体物質の腐食法 - Google Patents

重合体物質の腐食法

Info

Publication number
JPS5937495B2
JPS5937495B2 JP52106839A JP10683977A JPS5937495B2 JP S5937495 B2 JPS5937495 B2 JP S5937495B2 JP 52106839 A JP52106839 A JP 52106839A JP 10683977 A JP10683977 A JP 10683977A JP S5937495 B2 JPS5937495 B2 JP S5937495B2
Authority
JP
Japan
Prior art keywords
layer
titanium
windows
silicone
copolymer material
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP52106839A
Other languages
English (en)
Other versions
JPS5344012A (en
Inventor
レオナ−ド・ステイン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
General Electric Co
Original Assignee
General Electric Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by General Electric Co filed Critical General Electric Co
Publication of JPS5344012A publication Critical patent/JPS5344012A/ja
Publication of JPS5937495B2 publication Critical patent/JPS5937495B2/ja
Expired legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02282—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H01L21/31133—Etching organic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/312—Organic layers, e.g. photoresist
    • H01L21/3121—Layers comprising organo-silicon compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32131—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by physical means only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/942—Masking
    • Y10S438/945—Special, e.g. metal
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/942—Masking
    • Y10S438/948—Radiation resist
    • Y10S438/95—Multilayer mask including nonradiation sensitive layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Weting (AREA)
  • Macromolecular Compounds Obtained By Forming Nitrogen-Containing Linkages In General (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Formation Of Insulating Films (AREA)
  • Drying Of Semiconductors (AREA)

Description

【発明の詳細な説明】 本発明はポリイミド−シリコーン共重合体をその図形の
模りの為に選択的に化学腐食することに係わる。
半導体接合部の被覆及び電子装置の選択表面への塗布の
ためポリイミド−シリコーン共重合体を製造する方法が
教示されている。
この共重合体材料を表面域に塗布した後は、必要に応じ
て被膜中に窓を開けたり及び／又は選択域より該材料を
取り除くことが必要になる。半導体装置の処理加工を容
易にするには共重合体材料の不所望部分を出来るだけ早
くしかも容易に除去することが望ましい。又、図形の記
録及び寸法の維持が最も望ましい。本発明の目的は硬化
ポリイミド−シリコーン共重合体物質層に図形を模る新
規な改善された方法を提供することである。本発明の別
の目的はマスキング材料としてチタン金属を含んだ硬化
ポリイミド−シリコーン共重合体物質層の選択的化学腐
食のための新規な改善された方法を提供することである
。
本発明の更に別の目的は縁に実質的な下部切欠のない窓
を開口させた硬化ポリイミド−シリコーン共重合体物質
層の選択的化学腐食のための新規に改善された方法を提
供することである。
本発明の他の目的は一部自明であり、一部は以後の記載
から明らかとなろう。
本発明の教示に従えば、物体の表面上に配置された硬化
ポリイミド−シリコーン共重合体物質層に図形を模るた
めの新規にして改善された方法が提供される。
この方法は前記物質を半導体物質の物体の表面上に配置
するときに使うのが好ましい。物質層の厚さは１〜１０
ミクロンである。この共重合体物質層上に好ましくは１
０００Ａ程度のチタン金属を配置する。ポジのフオトレ
ジスト物質層をチタン金属物質上に配置してマスクトし
て作用させる。フオトレジスト物質の層を処理してこれ
に１個又はそれ以上の窓を形成する。
チタン金属層の選択された表面域が窓の中に露出される
。露出されたチタン金属を弗化硼素酸中にて室温で十分
な時間にわたつて腐食してチタン層中に窓を開ける。こ
れ等の窓はフオトレジスト層中の窓と心合せされて共重
合体材料の選択表面域が窓中に露出される。次ぎにフオ
トレジスト層がアセトンで剥がされる。共重合体物質が
フエノール担持溶液例えばＡｌｌｉｅｄＣｈｅｍｉｃａ
ｌのＢ＆ＡＤｉｖｉｓｉＯｎで売られているＡ−２０Ｓ
ｔｒｉｐｐｉｎｇＳ０１ｕｔｉ０ｎ（Ａ−２０剥離溶液
）中で腐食される。
化学腐食は層中に窓が開けられてそこにある物体の表面
域を露出するまで行う。こうして処理した物体を撹拌さ
れたアセトン浴中に投じ、イソプロパノール中でそそぎ
、それから旋回して乾燥する。選択的腐食によつて模ら
れる硬化ポリイミド−シリコーン共重合体物質は、珪素
不含の有機ジアミン、有機テトラカルボン酸二無水物及
びポリシロキサンジアミンの反応生成物で適当な有機溶
媒に可溶な重合体先駆体である。
この反応生成物を硬化すると、式の反復構造単位と、 これと相互縮合された式 〜 の反復構造単位１５〜４０モル％好ましくは２５〜３５
モル％とを含んだ共重合体をもたらす。
式中、Ｒは２価の炭化水素、Ｒ／は１価の炭化水素基、
ＲＩは４価の有機基、Ｑは有機ジアミンの残基である珪
素不含の２価の有機基、ｘは１〜４の整数そしてｍ及び
ｎは１より大きい種々の整数で１０〜１０，０００又は
それ以上である。上述のプロツク共重合体は、式 で表わされるジアミノシロキサン、式 で表わされる珪素不含ジアミノ化合物、及び式で表わさ
れるテトラカルボン酸二無水物の諸成分の適当なモル割
合の混合物（但し、Ｒ，ＲＩ，ＲＩ，Ｑ及びｘは上に挙
げた意義を有する）を反応させて調製できる。
別法として、式１の反復構造単位から専ら成つているポ
リイミドと式の反復構造単位から専ら成つているポリイ
ミドとを、式川のポリイミドの構造単位が式１の単位と
式の単位の全モル濃度に基づき５〜５０モル％の範囲内
になるモル割合にて式のポリイミドを使つて、両者を一
緒に混ぜ合わせることによつてポリシロキサン−イミド
組成物が匹敵する効果を伴つて使用できる。
本発明の実施に使われる終局のポリイミドーシロキサ７
組成物が式１及びに見られるイミド構造から本質的に成
つているのが認められよう。しかし、ジアミノシロキサ
ン、珪素不含有機ジアミン及びテトラカルボン酸二無水
物の反応から得られる実際の先駆物質は初期にあつては
式〜 及び式 ノ （但し、Ｒ，Ｒ′，ＲＩ，Ｑ，ｘ，ｍ及びｎは上に挙げ
た意義を有する）の構造単位から構成されるポリアミド
酸構造の形体をしている。
本発明の実施に使える式のジアミノシロキサンには次式
の化合物が包含される。
上記式のジアミンは従来技術に記載されており大量に市
販されている物質である。
本発明のプレポリマ一が調製できるこうしたジアミンの
典型的なものには次のものがある。ｍ−フエニレンジア
ミン、ｐ−フエニレンジアミン、４，４′−ジアミノジ
フエニルプロパン、４，１−ジアミノジフエニルメタン
、４，４′−メチレンジアニリン、ベンジン、４，４′
−ジアミノジフエニルスルフイド、４−―−４′−ジア
ミノジフエニルスルホン、４，４′−ジアミノジフエニ
ルエーテル、１，５−ジアミノフタレン、３，３′−ジ
メチルベンジジン、３，３′−ジメトキシベンジン、２
，４−ビス（β−アミノ−ｔ−ブチル）トルエン、ビス
（ｐ−β−アミノ−ｔ−ブチルフエニル）エーテル、ビ
ス（ｐ−β−メチル−０−アミノペンチル）ベンゼン、
１，３−ジアミノ−４−イソプロピルベンゼン、１，２
−ビス（３−アミノプロポキシ）エタン、ｍ−キシリレ
ンジアミン、ｐ−キシリレンジアミン、ビス（４−アミ
ノシクロヘキシル）メタン、デカメチレンジアミン、３
−メチルヘプタメチレンジアミン、４，４−ジメチルヘ
プタメチレンジアミン、２，１１−ドデカンジアミン、
２，２−ジメチルプロピレンジアミン、オクタメチレン
ジアミン、３−メトキシヘキサメチレンジアミン、２，
５−ジメチルヘキサメチレンジアミン、２，５−ジメチ
ルヘプタメチレンジアミン、３−メチルヘプタメチレン
ジアミン、５−メチルノナメチレンジアミン、１，４−
シクロヘキサンジアミン、１，１２−オクタデカンジア
ミン、ビス（３−アミノプロピル）スルフイド、Ｎ−メ
チル−ビス（３−アミノプロピル）アミン、ヘキサメチ
レンジアミン、ヘプタメチレンジアミン、ノナメチレン
ジアミン及びこれ等の混合物。
これ等のジアミン類は単に説明の目的から挙げたにすぎ
ず全部が網羅されている訳ではない。記述してない他の
ジアミン類は当業者にとつて容易に明らかとなろう。式
のテトラカルボン酸二無水物は更に次のように定義でき
る。
即ち；ＲＩは少なくとも６個の炭素原子を含みベンゼノ
イド不飽和を特徴とした芳香族基から誘導された若しく
はこれを含んだ基の如き４価の基であり、二無水物の４
個のカルボニル基の各々がこの４価の基中の別々の炭素
原子に結合しており、カルボニル基は対をなしており各
対におけ・るカルボニル基はＲＩ基の隣接炭素原子ある
いはＲＩ基中の炭素原子精々１個隔てた炭素原子に結合
され、５員又は６員環を次のように与える。＝ご−ｃ＝
又は−ｃ＝ｃ一又はＣ二ｃ−Ｄ，、＼ 本発明に使うのに適当な二無水物の例（カツコ内にその
参照略成語を表示する）には次のものがある。
ピロメリト酸二無水物（ＰＭＤＡ）、２，３，６，７−
ナフタレンテトラカルボン酸二無水物、３，３′ ，４
，４′−ジフエニルテトラカルボン酸二無水物、１，２
，５，６−ナフタレンテトラカルボン酸二無水物、２，
２′，３，３′−ジフエニルテトラカルボン酸二無水、
２，２−ビス（３，４−ジカルボキシフエニル）プロパ
ンニ無水物、ビス（３，４−ジか閾件ジフェニル）スル
ホンニ無水物、２，２−ビス〔４−（３，４−ジカルボ
キシフエノキシ）フエニル〕プロパンニ無水物（ＢＰＡ
二無水物）、２，２−ビス〔４一（２，３−ジカル桝シ
フエノキシ）フエニル〕プロパンニ無水物、ペリレン一
１，２，７，８−テトラカルボン酸二無水物、ビス（３
，４−ジカルボキシフエニル）エーテルニ無水物、ビス
（３，４−ジカルボキシフエニル）メタンニ無水物、及
び脂肪族無水物例えばシクロペンタンテトラカルボン酸
二無水物、シクロヘキサンテトラカルボン酸二無水物、
ブタンテトラカルボン酸二無水物等。
但し、他の無水物例えば無水トリメリト酸を混入してア
ミド−イミドシロキサン重合体を製造することも本発明
より排除されるものではない。
本発明のプロツク共重合体又は重合体配合物を適当な溶
媒（これには例えばＮ−メチルピロリドン、Ｎ，Ｎ−ジ
メチルアセトンアミド、Ｎ，Ｎ−ジメチルアセトアミド
等）単独又はこれと非溶媒との組合せ中に入れて基体物
質に施こすには、浸漬、噴霧、塗布、旋回塗り等の慣用
手段によつて為しうる。このプロツク共重合体又は重合
体配合物は初期の加熱工程で約７５〜１２５℃の温度で
しばしば真空下で十分な時間にわたつて乾燥して溶媒を
除去できる。次いで、ポリアミド酸を約１５０〜３００
℃の温度で十分な時間にわたつて加熱してポリイミド構
造への所望の転換と最終的な硬化とを行つて対応するポ
リイミド−シロキサンへ転換する。上記一般式の物質に
対する好ましい硬化サイクルは次のとおりである。
（ａ）乾燥Ｎ２中１３５〜１５０℃に１５〜３０分。
（ｂ）乾燥Ｎ２中約１８５±１０℃に１５〜６０分。（
ｃ）真空中約２２５℃に１〜３時間。別の手段として、
本発明の商業的適用を容易にするため例えば空気の如き
別の雰囲気中で被覆物質を硬化できるのが判つた。
本発明を更に明確に記述する為、半導体装置の表面上に
ある硬化共重合体物質を模る新規な方法を記載する。
特に、第１図乃至第６図を参照すると、両側に主要表面
１２及び１４を持つたＮ一型導電性の半導体物質本体１
０が処理されて本体中にそれぞれＰ型導電性とＮ型導電
性の領域１６及び１８が形成されている。領域１６と本
体１０の境界隣接表面と領域１６及び１８の境岑隣接表
面とにそれぞれＰ−Ｎ接合２０及び２２が形成されてい
る。Ｐ−Ｎ接合１６及び１８の末端部分は共に表面１２
上に露出されている。本体１０の物質は珪素、炭化珪素
、ゲルマニウム、砒化ガリウム、第族元素と第族元素と
の化合物及び第Ｈ元素と第元素との化合物でよい。
本発明の新規な方法を例示するため、本体の物質は珪素
から成つているものとする。電気接点２４は領域１６に
固定されてこれとオーム電気抵抗関係に接触している。
オーム電気抵抗接点２６は領域１８に固定されている。
硬化シリコーン−ポリイミド共重合物質層２８が表面１
２と接点２４及び２６の上に配置されている。層２８の
厚さは１０ミクロン以上の程度でよいが、１〜５ミクロ
ンの厚さが好ましい。金属チタン源から硬化シリコーン
−ポリイミド共重合体物質層２８上にチタン層３０が蒸
着されている。
層３０の厚さが５００λ〜３０００Ａであるのが層２８
の物質の選択的化学的腐食に適するマスクとして十分な
のが判つた。層３０の厚さが１０００λ程度であるのが
好ましい。写真平版技術を使つて、フオトレジスト物質
層３２をチタン層３０上に配置する。
このフオトレジスト物質がＴＯｋｙＯＯｈｋａＡｎｌｅ
ｒｉｃａＩｎｃ．からの０ＦＰＲ−２の如きポジ物質で
あるのが好ましい。このフオトレジストは室温で１５分
間空気乾燥し次いで窒素中略３０分にわたり９０間Ｃで
ベーキングして予備硬化される。適当なマスク（図示さ
れてない）をフオトレジスト層３２上に適当に心合わせ
して配置して、シリコーン−ポリイミド物質層２８中に
開口すべき窓を接点２４及び２６並びに表面１２の選択
表面域に関して適当に配向させる。マスクされたフオト
レジスト層３２を適当な時間にわたり紫外光放射線にさ
らす。露出層３２を次いで現像する。望みによつては、
現像された露出層３２を１４０℃で３０分ベーキングし
て後一硬化させてチタン層への接着を増強できる。いず
れの場合にも、露出層３２の現像によつて層３２の窓域
３４，３６及び３８から固定されてないフオトレジスト
物質を除去する。層３２の物質の残部は固定されている
。ここに於いて、窓３４，３６及び３８はその内部にチ
タンの層３０の選択的表面域を露出する。
この構造は第２図に示されるとおりである。チタン層３
０の露出された選択表面域が室温で弗化硼素酸溶液によ
つて選択的に腐食される。窓４０，４２及び４４が層３
０内に形成されてこれ等の内部にシリコーン−ポリイミ
ド共重合体物質の選択的表面域を露出するまで、窓３４
，３６及び３８内に露出されたチタン金属の弗化硼素酸
による腐パ仝涜ける。チタン層３０の厚さが１０００人
程度である場合、腐食時間は約３０〜略６０秒なのが望
ましい。処理した本体は水中ですすいだ後、旋回して乾
燥する。処理した本体を層３２の固定フオトレジスト物
質を完全に溶解するのに十分な時間にわたつてアセトン
浴中に入れてこの固定フオトレジストを除去する。
次いで、本体をイソプロパノール中にて洗つた後、旋回
して乾燥する。得られる構造は第３図に示すとおりであ
る。次ぎに、層２８の露出表面域をフエノールを含んだ
溶液中にて選択的に腐食する。
この市販溶液の一つはＡ−２０ＳｔｒｉｐｐｉｎｇＳ０
１ｕｔｉ０ｎ（Ａ一２０剥離溶液）として知られる。こ
の溶液はＡｌｌｌｅｄＣｈｅｍｉｃａｌｆ）Ｂ＆ＡＤｉ
ｖｉｓｉＯｎで製造され普通ネガのフオトレジスト物質
を剥離するのに使われている。層２８内に窓４６，４８
及び５０を開口するのに十分な時間にわたつて５０〜８
０℃の温度で腐食するのが好ましい。厚さ約１．５〜２
ミクロンの層２８に対しては、窓４６，４８及び５０を
開口してこれ等の内部にそれぞれ表面１２の選択的表面
域と接点２６及び２４を露出させるのに６０℃で２分の
腐食時間が十分であつた。層２８の腐食が完結したら、
処理本体１０を十分な時間にわたつて攪拌したアセトン
浴中に投入して腐食溶液の痕跡量全てを除去する。
超音波手段を使うと最良の結果が得られるので好ましい
。約１５秒超音波で攪拌すれば腐食作用をとめ表面を清
浄にするのに十分である。こうして処理した本体は約１
分間イソプロパノール中ですすぎ、好ましくは旋回して
乾燥する。完成した構造は第４図に示されるとおりであ
る。処理した本体を腐食溶液から取り出してこれを直接
すすぎ水の中に入れてから修正本体を乾燥すると言つた
ことを回避するよう注意を払う。
もしこうすると、層２８の露出表面と窓４６，４８及び
５０上に薄膜状の曇つた残渣が形成される。この場合、
水又はアセトン中で超音波攪拌しても薄膜は除去されな
い。腐食直後にアセトンですすいでも曇つた薄膜が形成
される可能性は除かれない。
しかし、この場合、アセトン中で超音波攪拌すると薄膜
の完全な除去が果されうる。この曇つた薄膜は有機反応
生成物であると考えられる。
曇つた薄膜が存在すると露出接点域内にオーム抵抗接点
を作るのに支障をきたすので有害である。層３２の固定
フオトレジストをアセトンで別に除去することなく工程
の省略を選択してよい。
こうした工程を省略すると、フオトレジストはシリコー
ン−ポリイミド共重合体層２８のＡ−２０剥離溶液での
選択的化学腐食と同時に除去される。チタンマスク又は
チタン層３０は室温で弗化硼素酸中にて剥離される。厚
さ１０００λの層３０を剥がすのに３０〜６０秒要する
。処理した本体は水中ですすがれ好ましくは旋回して乾
燥する。最終構造は第５図に示されるとおりである。こ
こで、本体１０は必要に応じて更に処理できる。例えば
、第６図に示されるように、電気接点金属の層５２（例
えばアルミニウムの層）を窓４６内に沈積させて窓内に
露出された本体１０の表面領域と接触させる。例示の結
果を得るには標準の写真平版技術の後に選択的に腐食を
行う。更に、接点２６及び２４のそれぞれに電気導線５
４及び５６を固定して各接点に電気接続を提供できる。
記述した方法はアルミニウム接点２４及び２６の露出表
面域に対しいかなる時にあつても侵食作用を及ぼさない
。
アルミニウムの層をシリコーン−ポリイミド共重合体物
質の層２８の表面上及び該層内の窓４６，４８及び５０
のいずれか内に沈積させるときには、窓４６，４８及び
５０の壁にテーパを施こすのが好ましい。
窓４６，４８及び５０のテーパ付けはＥ５図中に示した
構造物をシリコーン−ポリイミド共重合体物質のガラス
転移温度以上に加熱して達せられる。
４００℃〜４５０℃の温度範囲では、５分乃至１５分窒
素中でベーキングすると縁部を初期の７００〜８０中の
傾斜より５０る〜６０をの傾斜にテーパ付けする。
こうしてアルミニウムの沈積に先立つてベーキングにか
けると該金属を施こす前に層２８のあらゆる重要な密度
化と可塑的流れとが完了されるという利点が更にある。
その結果、第６図の構造を接点のオーム抵抗増大の為に
絖いて加熱しても、下層物質の運動によつて金属化に失
敗することはない。第６図の処理本体１０は第７図中で
、アルミニウム金属の電気接点５２が表面１２の露出部
分に固定された状態で示されている。
本発明の教示するところを例示するため、それぞれ直径
約２インチの数枚の珪素半導体物質ウエハを処理して各
ウエハ中に複数の装置を形成した。
装置の所定の表面域上にアルミニウム金属を沈積させた
。ベンゾフエノンテトラカルボン酸二無水物を７０：３
０のモル比で存在するメチレンジアニリン及びビス（ア
ミノプロピル）テトラメチルジシロキサンと反応させて
重合体先駆体溶液を形成した。
この反応の実施にあたつては温度を５０℃未満とし適当
に精製し乾燥した材料を使つて大きな分子量の重合体の
生成に都合よくした。ポリアミド酸形態のこの重合体先
駆体を２５重量％固形分でＮ−メチル−２−ピロリドン
中に溶解した溶液を装置の表面上に配置した。ウエハ即
ち装置の表面上にこの先駆体溶液を約７〜１０滴落した
。次いでこれ等ウエハを約２０００ＲＰＭ乃至約３００
０ＲＰＭにて２０秒間旋回した。被覆したウエハを窒素
中１３５℃±５℃で約３０分、窒素中１８５℃±５℃で
約３０分そして２９インチＨｇの真空中２２５℃で約２
時間置いて硬化した。硬化時の共重合体物質層の厚さは
１．５〜２．０ミクロンだつた。電子ビーム蒸発器中の
金属源より厚さ約１０００人のチタン金属層を蒸着した
。
このチタン層の上ポジのフオトレジスト材料層を配置し
、処理して複数の窓を開口させた。フオトレジスト材料
層の窓内に露出したチタン層部分を室温下弗化硼素酸中
にて約３０秒〜約６０秒腐食した。
処理したウエハは脱イオン水中で洗浄し旋回して乾燥し
た。アセトンに浸漬してフオトレジスト材を剥がし、次
いでウエハをイソプロパノール中で洗つてから旋回して
乾燥した。それからフエノールを含んだ専売品０Ａ−２
０剥離溶液”を使つて、チタン製マスクの窓内に露出し
た共重合体物質を腐食した。この腐食を６０゜Ｃ±１℃
に維持した溶液中にて約２分間続けた。処理したウエハ
を超音波手段で攪拌されたアセトン浴中に約１５秒間投
入した。ウエハをイソプロ４マノール中ですすいでから
旋回して乾燥した。チタン製マスクを弗化硼素酸中室温
にて３０〜６０秒浸漬して剥がした。ウエハを脱イオン
水中で洗つてから旋回して乾燥した。次いでウエハを調
べた。
露出されたアルミニウム接点の表面はこの方法の腐食剤
物質によつて侵食されていなかつた。窓はよく区画され
ており寸法安定性があつた。共重合体物質の縁部に下部
切込は見えなかつた。
【図面の簡単な説明】
第１図乃至７図は本発明の教示に従つて処理された半導
体物質本体の部分断面を示した側両立面図である。 １０・・・・・・半導体物質本体、２０，２２・・・・
・・Ｐ−Ｎ接合、２４，２６・・・・・・接点、２８・
・・・・・硬化シリコーン−ポリイミド共重合体物質層
、３０・・・・・・チタン層、３２・・・・・・フオレ
ジスト層、３４，３６，３８，４０，４２，４４，４６
，４８及び５０・・・・・・開口窓。

Claims (1)

  1. 【特許請求の範囲】 １ （ａ）珪素不含の有機ジアミン、有機テトラカルボ
    ン酸二無水物及びポリシロキサンジアミンの反応生成物
    であつて硬化すると式▲数式、化学式、表等があります
    ▼ の反応復構造単位と、これと相互縮合された５〜４０モ
    ル％の式▲数式、化学式、表等があります▼ 反復構造単位（式中、Ｒは２価の炭化水素基、Ｒ′は１
    価の炭化水素基、Ｒ″は４価の有機基、Ｑは有機ジアミ
    ンの残基である２価の珪素不含有機基、ｘは１〜４の整
    数そしてｍ及びｎは１より大きい整数である）とより成
    るシリコーン−ポリイミド共重合体の硬化物質層を半導
    体物質の処理本体上に形成し、（ｂ）前記シリコーン−
    ポリイミド共重合体物質層上に予じめ定めた厚さのチタ
    ン金属層を沈積させ、（ｃ）該チタン層の上にポジのフ
    オトレジスト物質を沈積し、（ｄ）前記フォトレジスト
    物質層を処理してそこに１個又はそれ以上の窓を開口し
    てこの窓の所にチタン金属層の選択表面域を露出させ、
    （ｅ）前記の露出されたチタン金属を弗化硼素酸中で選
    択的に化学腐食にかけて前記のフオトレジスト層内のそ
    れぞれの窓と心合わせして１個又はそれ以上の窓をそこ
    に開口してこの窓の所に前記シリコーン−ポリイミド共
    重合体物質層の選択表面域を露出し、そして（ｆ）前記
    シリコーン−ポリイミド共重合体物質層をフェノール担
    持溶液中で選択的に化学腐食して前記チタン層のそれぞ
    れの窓と心合わせして１個又はそれ以上の窓を前記共重
    合体層中に開口してこの窓の所に選択した表面域を露出
    する諸工程を特徴とした、物体の表面上に配置したシリ
    コーン−ポリイミド共重合体物質の硬化層を選択的に化
    学腐食してそこに窓を開けこの窓の所に前記表面の選択
    された表面部分を露出する方法。 ２ （ｆ）工程後に、（ｇ）処理本体をアセトン浴中に
    配置する追加の工程を含むことを特徴とした特許請求の
    範囲第１項記載の方法。 ３ チタン層を選択的に化学腐食した後、チタン層から
    フォトレジスト物質層を剥離する工程を更に含むことを
    特徴とした特許請求の範囲第１項記載の方法。 ４ チタン層の腐食が室温で行われることを特徴とした
    特許請求の範囲第２項記載の方法。 ５ アセトン浴を超音波手段で攪拌することを特徴とし
    た特許請求の範囲第２項記載の方法。 ６ 弗化硼素酸中で共重合体物質層よりチタン層を剥離
    する工程を含むことを特徴とした特許請求の範囲第１項
    記載の方法。 ７ チタン層の厚さが１０００Å程度であることを特徴
    とした特許請求の範囲第１項記載の方法。 ８ シリコーン−ポリイミド共重合体物質層の厚さが１
    〜１０ミクロンであることを特徴とした特許請求の範囲
    第７項記載の方法。 ９ 溶液中の共重合体物質の腐食が約６０℃に維持して
    為されることを特徴とした特許請求の範囲第１項記載の
    方法。 １０ 重合体物質がベンゾフェノンテトラカルボン酸二
    無水物と、メチレンジアニリン及びビン（γ−アミノプ
    ロピル）テトラメチル−ジシロキサンとの反応生成物で
    あることを特徴とした特許請求の範囲第１項記載の方法
    。 １１ 相互縮合された構造単位のモル％が２５〜３５で
    あることを特徴とした特許請求の範囲第１０項記載の方
    法。 １２ チタンからのフォトレジスト物質層の剥離が共重
    合体物質の選択的化学腐食と同時に為されることを特徴
    とした特許請求の範囲第３項記載の方法。
JP52106839A 1976-09-07 1977-09-07 重合体物質の腐食法 Expired JPS5937495B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US000000720584 1976-09-07
US05/720,584 US4140572A (en) 1976-09-07 1976-09-07 Process for selective etching of polymeric materials embodying silicones therein

Publications (2)

Publication Number Publication Date
JPS5344012A JPS5344012A (en) 1978-04-20
JPS5937495B2 true JPS5937495B2 (ja) 1984-09-10

Family

ID=24894544

Family Applications (1)

Application Number Title Priority Date Filing Date
JP52106839A Expired JPS5937495B2 (ja) 1976-09-07 1977-09-07 重合体物質の腐食法

Country Status (5)

Country Link
US (1) US4140572A (ja)
JP (1) JPS5937495B2 (ja)
DE (1) DE2739847C2 (ja)
FR (1) FR2363887A1 (ja)
GB (1) GB1534475A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02117041U (ja) * 1989-03-01 1990-09-19

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4209356A (en) * 1978-10-18 1980-06-24 General Electric Company Selective etching of polymeric materials embodying silicones via reactor plasmas
US4515887A (en) * 1983-08-29 1985-05-07 General Electric Company Photopatternable dielectric compositions, method for making and use
JP2516897B2 (ja) * 1983-10-21 1996-07-24 信越化学工業株式会社 感光性組成物
US4487652A (en) * 1984-03-30 1984-12-11 Motorola, Inc. Slope etch of polyimide
US4968757A (en) * 1984-10-19 1990-11-06 Microsi, Inc. Soluble silicone-imide copolymers
US4586997A (en) * 1984-10-19 1986-05-06 General Electric Company Soluble silicone-imide copolymers
US4701511A (en) * 1984-10-19 1987-10-20 General Electric Company Method of making diglyme soluble siloxane-imide copolymers
US4670497A (en) * 1984-10-19 1987-06-02 General Electric Company Soluble silicone-imide copolymers
JPH0727217B2 (ja) * 1985-09-30 1995-03-29 松下電子工業株式会社 基板上へのレジストパタ−ン形成方法
US4692205A (en) * 1986-01-31 1987-09-08 International Business Machines Corporation Silicon-containing polyimides as oxygen etch stop and dual dielectric coatings
GB2215087B (en) * 1988-02-03 1992-04-01 Plessey Co Plc A method of processing substrates for mounting optical elements and components
US5094919A (en) * 1988-06-30 1992-03-10 Nippon Steel Chemical Co., Ltd. Polyimide copolymers and process for preparing the same
US5045159A (en) * 1989-07-18 1991-09-03 International Business Machines Corporation Derivatives of compounds containing a carbonyl group conjugated to an aromatic moiety and electrophilic methods of fabrication thereof
CN1061058C (zh) * 1996-01-09 2001-01-24 河北工业大学 耐热光敏聚酰亚胺
BR0016670A (pt) * 1999-12-21 2003-06-24 Plastic Logic Ltd Métodos para formar um circuito integrado e para definir um circuito eletrônico, e, dispositivo eletrônico
EP1243035B1 (en) * 1999-12-21 2016-03-02 Flexenable Limited Forming interconnects
GB0130485D0 (en) * 2001-12-21 2002-02-06 Plastic Logic Ltd Self-aligned printing

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3024138A (en) * 1959-09-30 1962-03-06 Curtiss Wright Corp Method of cleaning
US3416962A (en) * 1964-08-05 1968-12-17 Sperry Rand Corp Preparing etched substances for vacuum deposition of a metal thereon
GB1230421A (ja) * 1967-09-15 1971-05-05
US3817844A (en) * 1968-10-04 1974-06-18 Rohr Corp Method of electrolitic descaling activating and brightening and plating titanium and its alloys
US3615913A (en) * 1968-11-08 1971-10-26 Westinghouse Electric Corp Polyimide and polyamide-polyimide as a semiconductor surface passivator and protectant coating
US3657029A (en) * 1968-12-31 1972-04-18 Texas Instruments Inc Platinum thin-film metallization method
US3640778A (en) * 1969-03-27 1972-02-08 United Aircraft Corp Coating of titanium alloys
US3597269A (en) * 1969-09-30 1971-08-03 Westinghouse Electric Corp Surfce stabilization of semiconductor power devices and article
US3817750A (en) * 1970-05-05 1974-06-18 Licentia Gmbh Method of producing a semiconductor device
US3890177A (en) * 1971-08-27 1975-06-17 Bell Telephone Labor Inc Technique for the fabrication of air-isolated crossovers
JPS5144871B2 (ja) * 1971-09-25 1976-12-01
US3770560A (en) * 1971-10-21 1973-11-06 American Cyanamid Co Composite laminate with a thin, perforated outer layer and cavitated bonded backing member
US3926911A (en) * 1973-06-07 1975-12-16 Ciba Geigy Corp Crosslinked polymers containing siloxane groups
US3871929A (en) * 1974-01-30 1975-03-18 Allied Chem Polymeric etch resist strippers and method of using same
US3978578A (en) * 1974-08-29 1976-09-07 Fairchild Camera And Instrument Corporation Method for packaging semiconductor devices
US3962004A (en) * 1974-11-29 1976-06-08 Rca Corporation Pattern definition in an organic layer

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02117041U (ja) * 1989-03-01 1990-09-19

Also Published As

Publication number Publication date
JPS5344012A (en) 1978-04-20
DE2739847C2 (de) 1985-09-26
DE2739847A1 (de) 1978-03-09
FR2363887B1 (ja) 1982-05-14
FR2363887A1 (fr) 1978-03-31
GB1534475A (en) 1978-12-06
US4140572A (en) 1979-02-20

Similar Documents

Publication Publication Date Title
JPS5937495B2 (ja) 重合体物質の腐食法
US4209356A (en) Selective etching of polymeric materials embodying silicones via reactor plasmas
US5137751A (en) Process for making thick multilayers of polyimide
US4430153A (en) Method of forming an RIE etch barrier by in situ conversion of a silicon containing alkyl polyamide/polyimide
US5304626A (en) Polyimide copolymers containing 3,3',4,4'-tetracarboxybiphenyl dianhydride (BPDA) moieties
JPH01950A (ja) 光パターン転写可能なシリコーンポリアミック酸、その製造方法及び利用法
US4855199A (en) Photopatterned product of silicone polyamic acid on a transparent substrate
TWI289732B (en) Stable non-photosensitive polyimide precursor compositions for use in bilayer imaging systems
EP0446032A2 (en) Wet-etch process and composition
JPH0463883A (ja) シリコーンラダー系樹脂塗布液組成物
KR100217451B1 (ko) 4,4'-비스(p-아미노페녹시)비페닐 잔기와 실록산 디아민 잔기를 함유하는 폴리이미드 공중합체
US5426071A (en) Polyimide copolymer film for lift-off metallization
IE910774A1 (en) Process for making thick multilayers of polyimide
JPH0572736A (ja) 含フツ素系ポリイミド樹脂膜パターンの製造法
US4297385A (en) Particulated polyetherimide and method for making
JPS5921165B2 (ja) 半導体素子
JP4240648B2 (ja) 半導体装置用ポリベンゾオキサゾール前駆体組成物および樹脂膜
JP2001316622A (ja) 膜形成用組成物および絶縁膜形成用材料
JP2001316620A (ja) 膜形成用組成物および絶縁膜形成用材料
JPH07311469A (ja) ポリイミド系樹脂膜のレジスト剥離残り除去液およびポリイミド系樹脂膜パターンの製造法
JPH02180961A (ja) 半導体基板の層間絶縁膜および／または表面保護膜用組成物ならびに半導体装置
KR0128340B1 (ko) 광패턴화가 가능한 실리콘 폴리암산, 이의 제조방법 및 이의 용도
JPH05222195A (ja) ポリイミド系樹脂前駆体の製造法および樹脂組成物
JPS60246653A (ja) ポリイミド・パタ−ンの形成方法
JPH03185726A (ja) 半導体装置の多層配線層間絶縁膜の形成方法