JPS593714A - 磁気記録変調回路 - Google Patents
磁気記録変調回路Info
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- JPS593714A JPS593714A JP11278182A JP11278182A JPS593714A JP S593714 A JPS593714 A JP S593714A JP 11278182 A JP11278182 A JP 11278182A JP 11278182 A JP11278182 A JP 11278182A JP S593714 A JPS593714 A JP S593714A
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- bit
- circuit
- signal
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
- G11B20/1423—Code representation depending on subsequent bits, e.g. delay modulation, double density code, Miller code
- G11B20/1426—Code representation depending on subsequent bits, e.g. delay modulation, double density code, Miller code conversion to or from block codes or representations thereof
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- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ）発明の技術分野
本発明は磁気記録装置に係り、さらに詳しくは磁気記録
におけるデータビットの位相変調回路に関する。
におけるデータビットの位相変調回路に関する。
（ｂ）技術の背景
近年磁気記録装置における記録再生変調方式としては、
ＭＦＭ（Ｍａｄ目ｉｅｄ Ｆｒｅｑｕｅｎｃｙ Ｍｏｄ
ｕｌａｔｉｏｎ）およびＮＲＺＩ Ｗｏｎ−Ｒｅｔｕｒ
ｎ−ｔｏ−Ｚｅｒｏ Ｉ）が多く用いられるでいるが、
これらの方式における最終的な信頼性、すなわち読取り
時における読取データの確かさ、はデータビットの位相
マージン（書込信号におけるビット間隔から実際にこれ
を読取った時の読取信号のビット間隔のずれを差し引い
た値）によって評価され、位相マージンの大きいほど読
取り時のエラーの生ずる確率は低く、信頼性が高い。こ
の位相マージンを減少させる主な原因は記録媒体やアン
プ等のノイズおよび書込まれた反転磁束の相互干渉によ
って生ずる読取信号のピークシフトである。
ＭＦＭ（Ｍａｄ目ｉｅｄ Ｆｒｅｑｕｅｎｃｙ Ｍｏｄ
ｕｌａｔｉｏｎ）およびＮＲＺＩ Ｗｏｎ−Ｒｅｔｕｒ
ｎ−ｔｏ−Ｚｅｒｏ Ｉ）が多く用いられるでいるが、
これらの方式における最終的な信頼性、すなわち読取り
時における読取データの確かさ、はデータビットの位相
マージン（書込信号におけるビット間隔から実際にこれ
を読取った時の読取信号のビット間隔のずれを差し引い
た値）によって評価され、位相マージンの大きいほど読
取り時のエラーの生ずる確率は低く、信頼性が高い。こ
の位相マージンを減少させる主な原因は記録媒体やアン
プ等のノイズおよび書込まれた反転磁束の相互干渉によ
って生ずる読取信号のピークシフトである。
（ｃ）従来技術と問題点
従来ＭＦＭ方式ついては、予測されるピークシフトの大
きさに対応して書込み時にビット間隔をあらかじめ狭く
して書込んでおき、読取り時において正常なビット間隔
を得る書込補償（Ｗｒｉｔｅ ＣＯＭ−ｐｅｎｓａｔｉ
ｏｎ ）法が採られているが、ＮＲＺＩ方式では未だこ
のような提案はされていない。これは、Ｎｌ？Ｚｌ方式
においては取り得るデータのビット間隔（正しくは論理
値が１であるビット間の間隔）が多様で、前記書込補償
が複雑になるためである。
きさに対応して書込み時にビット間隔をあらかじめ狭く
して書込んでおき、読取り時において正常なビット間隔
を得る書込補償（Ｗｒｉｔｅ ＣＯＭ−ｐｅｎｓａｔｉ
ｏｎ ）法が採られているが、ＮＲＺＩ方式では未だこ
のような提案はされていない。これは、Ｎｌ？Ｚｌ方式
においては取り得るデータのビット間隔（正しくは論理
値が１であるビット間の間隔）が多様で、前記書込補償
が複雑になるためである。
（ｄ）発明の目的
本発明は２／７および３ＰＭコード変換を用いるＮＲＺ
Ｔ方式において、ピークシフトがとくに大きく現れるビ
ット間隔の組合せの場合、すなわち２／７コードあるい
は３ＰＭコードを用いて変換されたデータ（いか単にデ
ータと記す）における論理値ｌのビットが変換前の原デ
ータにおける最小ビット間隔（Ｔ）を基準として３．５
Ｔ以上のビット間隔をもつものと１．５Ｔのビット間隔
をもつものとが隣接している場合、について前記書込補
償を行うのに通した回路を提供することを目的とする。
Ｔ方式において、ピークシフトがとくに大きく現れるビ
ット間隔の組合せの場合、すなわち２／７コードあるい
は３ＰＭコードを用いて変換されたデータ（いか単にデ
ータと記す）における論理値ｌのビットが変換前の原デ
ータにおける最小ビット間隔（Ｔ）を基準として３．５
Ｔ以上のビット間隔をもつものと１．５Ｔのビット間隔
をもつものとが隣接している場合、について前記書込補
償を行うのに通した回路を提供することを目的とする。
（ｅ）発明の構成
本発明は、２／７コードまたは３ＰＭコード方式を用い
て原データを変換し記録する磁気記録変調回路において
、位相の異なる３種のクロック信号を発生するためのク
ロック遅延回路と、前記コードを用いて変換されたデー
タビットを順次シフトして格納するシフトレジスタと、
該データビットのうち隣接する論理値１のデータビット
のビット間隔が原データの最小ビット間隔（Ｔ）に対し
て３．５Ｔ以上もしくは１．５Ｔであることを判別する
ための２種の判別回路と、該２種の判別回路のそれぞれ
の出力を順次シフトして格納する２種のデータ遅延回路
と、該２種のデータ遅延回路の出力の組合せにより前記
位相の異なる３種のクロック信号を選択する選択回路と
、該選択回路によって選択されたクロック信号の位相に
対応してデータビ・ントの位相を変調するデータ位相変
調回路とを有することを特徴とする。
て原データを変換し記録する磁気記録変調回路において
、位相の異なる３種のクロック信号を発生するためのク
ロック遅延回路と、前記コードを用いて変換されたデー
タビットを順次シフトして格納するシフトレジスタと、
該データビットのうち隣接する論理値１のデータビット
のビット間隔が原データの最小ビット間隔（Ｔ）に対し
て３．５Ｔ以上もしくは１．５Ｔであることを判別する
ための２種の判別回路と、該２種の判別回路のそれぞれ
の出力を順次シフトして格納する２種のデータ遅延回路
と、該２種のデータ遅延回路の出力の組合せにより前記
位相の異なる３種のクロック信号を選択する選択回路と
、該選択回路によって選択されたクロック信号の位相に
対応してデータビ・ントの位相を変調するデータ位相変
調回路とを有することを特徴とする。
＜ｒ＞発明の実施例
以下本発明の実施例を図面を参照して説明する。
ピークシフトは第１図に示すように、媒体上に書込まれ
た隣接する２つの反転磁束ｌおよび２が読出し時に相互
に磁束を弱め合うように干渉することによって生ずるも
ので、書込信号のビットが接近しているほどピークシフ
トは大きい。第１図において３はピークシフトが生じた
読取信号波形を示す。ここで第３の反転磁束が隣接して
存在すると、この第３の反転磁束による干渉は前記２つ
の反転磁束によるピークシフトを減少するように作用す
る。したがって、前記変換コードにもとづくデータビッ
ト列において論理値１のビット（以下ビット１と記す）
がその取り得る最小ビット間隔で隣接し、かつその前あ
るいは後のいずれかまたは双方に前記第３の反転磁束が
その取り得る最大ビット間隔で存在する場合にピークシ
フトが最も大きく現れることになる。ちなみに、２／７
コードを用いて変換されたデータにおいては、前記原デ
ータの最小ビット間隔Ｔを基準とし、ビットｌの最小ビ
ット間隔は１．５Ｔであり、最大ビット間隔は４Ｔであ
る。したがって本発明は、ビット１がビット間隔１．５
Ｔで存在し、かつその前あるいは後のいずれかまたは双
方にも３．５１以上の間隔で存在する場合に、ビット間
隔が１．５１である２つのデータビットについて前記書
込補償を行うものである。
た隣接する２つの反転磁束ｌおよび２が読出し時に相互
に磁束を弱め合うように干渉することによって生ずるも
ので、書込信号のビットが接近しているほどピークシフ
トは大きい。第１図において３はピークシフトが生じた
読取信号波形を示す。ここで第３の反転磁束が隣接して
存在すると、この第３の反転磁束による干渉は前記２つ
の反転磁束によるピークシフトを減少するように作用す
る。したがって、前記変換コードにもとづくデータビッ
ト列において論理値１のビット（以下ビット１と記す）
がその取り得る最小ビット間隔で隣接し、かつその前あ
るいは後のいずれかまたは双方に前記第３の反転磁束が
その取り得る最大ビット間隔で存在する場合にピークシ
フトが最も大きく現れることになる。ちなみに、２／７
コードを用いて変換されたデータにおいては、前記原デ
ータの最小ビット間隔Ｔを基準とし、ビットｌの最小ビ
ット間隔は１．５Ｔであり、最大ビット間隔は４Ｔであ
る。したがって本発明は、ビット１がビット間隔１．５
Ｔで存在し、かつその前あるいは後のいずれかまたは双
方にも３．５１以上の間隔で存在する場合に、ビット間
隔が１．５１である２つのデータビットについて前記書
込補償を行うものである。
第２図は原データのビット列とその２／７コードにより
変換されたデータのビット列およびそれに対応する書込
電流波形の例を示したものである。
変換されたデータのビット列およびそれに対応する書込
電流波形の例を示したものである。
第２図において、データの最初の３つのビット１は前記
環データのビット間隔Ｔを基準として、それぞれ３．５
１および１．５Ｔの間隔で並んでいる。
環データのビット間隔Ｔを基準として、それぞれ３．５
１および１．５Ｔの間隔で並んでいる。
第３図は第２図に示したと同様なビット列のデータにお
いて１．５ＴＴのビット間隔をなすビット１の前後に３
．５１以上のビット間隔でビット１が存在する場合に、
この１．５Ｔのビット間隔を予測されるピークシフトの
大きさに対応して狭くなるように前記書込補償を行うた
めの回路ブロック図である。
いて１．５ＴＴのビット間隔をなすビット１の前後に３
．５１以上のビット間隔でビット１が存在する場合に、
この１．５Ｔのビット間隔を予測されるピークシフトの
大きさに対応して狭くなるように前記書込補償を行うた
めの回路ブロック図である。
第３図において、原データ（ＤＡＴＡ Ｉ ）はコーＩ
：変換回路４に入力し２／７コードまたは３ＰＭコード
系のデータに変換され、シフトレジスタ５に入力する。
：変換回路４に入力し２／７コードまたは３ＰＭコード
系のデータに変換され、シフトレジスタ５に入力する。
シフトレジスタ５は１１桁のフリップフロップからなり
、クロック発生回路６のクロック信号ＣＬＩに同期して
入力データを順次シフトして格納する。シフトレジスタ
５の第１桁から第１Ｏ桁までに格納されているデータ旧
から旧０は判別回路７に入力され、また第２桁から第１
１桁までに格納されているデータ０２から旧１は判別回
路８に入力される。判別回路７および８はそれぞれビッ
ト間隔１．５Ｔをなすピッｌ−１に先行して３．５１以
上のビット間隔でビットｌが存在する場合およびビット
間隔１．５Ｔをなすビット１に続いて３．５Ｔ以上のビ
ット間隔でビット１が存在する場合にビット１の信号を
出力し、その他のビット間隔をなすビットｌの組合せに
たいしてはピッ）Ｏの信号を出力する。
、クロック発生回路６のクロック信号ＣＬＩに同期して
入力データを順次シフトして格納する。シフトレジスタ
５の第１桁から第１Ｏ桁までに格納されているデータ旧
から旧０は判別回路７に入力され、また第２桁から第１
１桁までに格納されているデータ０２から旧１は判別回
路８に入力される。判別回路７および８はそれぞれビッ
ト間隔１．５Ｔをなすピッｌ−１に先行して３．５１以
上のビット間隔でビットｌが存在する場合およびビット
間隔１．５Ｔをなすビット１に続いて３．５Ｔ以上のビ
ット間隔でビット１が存在する場合にビット１の信号を
出力し、その他のビット間隔をなすビットｌの組合せに
たいしてはピッ）Ｏの信号を出力する。
第３図においてＬｌおよびＥｌはそれぞれ判別回路７お
よび８の出力信号である。判別回路７および８のそれぞ
れの出力し１およびＥｌはそれぞれ遅延回路９および１
０に入力する。遅延回路９および１０はそれぞれ６桁お
よび２桁のフリップフロップからなり、前記基準クロッ
ク信号ＣＬＩに同期してそれぞれに入力する信号を順次
シフトして格納する。
よび８の出力信号である。判別回路７および８のそれぞ
れの出力し１およびＥｌはそれぞれ遅延回路９および１
０に入力する。遅延回路９および１０はそれぞれ６桁お
よび２桁のフリップフロップからなり、前記基準クロッ
ク信号ＣＬＩに同期してそれぞれに入力する信号を順次
シフトして格納する。
一方クロック遅延回路１１は前記基準クロック信号ＣＬ
Ｉを基準としてその一周期内で位相の異なる３種のクロ
ック信号ＯＣＬ 、 ＬＣＬ 、 ｔＩＣＬを発生する
。
Ｉを基準としてその一周期内で位相の異なる３種のクロ
ック信号ＯＣＬ 、 ＬＣＬ 、 ｔＩＣＬを発生する
。
ここでクロック信号ＯＣＬはＣＬＩの一周期のほぼ中間
に位置し、クロック信号ＬＣＬはクロック信号ＯＣＬに
たいしΔｔ１だけ位相が遅れ１．またクロック信号ＥＣ
Ｌはクロック信号ＯＣＬにたいしΔｔ２だけ位相が進ん
でいる。 さて、選択回路１２は前記判別回路７および
８の出力すなわちＬｌおよびＥ３の組合せに対応して下
表のように前記３種のクロック信号ＯＣＬ 、 ＬＣＬ
、 ＥＣＬのいずれかを選択し、これによって選択し
たクロック信号に同期したクロック信号ＣＬ２を出力す
る。すなわち、クロック信号ＣＬ２の位相はクロック信
号ＬＣＬが選択されたときにはクロック信号ＯＣＬが選
択されたときよりもΔ１１だｒ ７
７−−−− −−−−−−−−”１１ Ｌ７１
Ｅ３１ 選択されるクロック信号１トー−−＋−
−−＋−一−−−−−−一−−−−１１ｏ１０１
０Ｃ１，１ １１１０１ＬＣＬ １ １ ０ １ １ １ ＥＣＬ Ｉ
Ｌ−一一上一一一工一
Ｊけ遅れ、またクロック信号
ＥＣＬが選択されたときには前記Δｔ２だけ進むことに
なる。データ位相変調回路１３は上記クロック信号ＣＬ
２に同期して前記シフトレジスタ５の出力ＱＩＯが入力
するごとにピッ）１の信号をＤＡＴＡ２として出力する
。このようにして、ビット間隔１．５Ｔをなすビットｌ
の前後に３．５Ｔ以上のビット間隔でビット１が存在す
る場合にはＤＡＴＡ２においては、このビット間隔１．
５ＴがΔｔ１＋Δｔ２だけ狭められた信号が得られ、こ
れを書込信号とすることによって前記書込補償が可能と
なる。
に位置し、クロック信号ＬＣＬはクロック信号ＯＣＬに
たいしΔｔ１だけ位相が遅れ１．またクロック信号ＥＣ
Ｌはクロック信号ＯＣＬにたいしΔｔ２だけ位相が進ん
でいる。 さて、選択回路１２は前記判別回路７および
８の出力すなわちＬｌおよびＥ３の組合せに対応して下
表のように前記３種のクロック信号ＯＣＬ 、 ＬＣＬ
、 ＥＣＬのいずれかを選択し、これによって選択し
たクロック信号に同期したクロック信号ＣＬ２を出力す
る。すなわち、クロック信号ＣＬ２の位相はクロック信
号ＬＣＬが選択されたときにはクロック信号ＯＣＬが選
択されたときよりもΔ１１だｒ ７
７−−−− −−−−−−−−”１１ Ｌ７１
Ｅ３１ 選択されるクロック信号１トー−−＋−
−−＋−一−−−−−−一−−−−１１ｏ１０１
０Ｃ１，１ １１１０１ＬＣＬ １ １ ０ １ １ １ ＥＣＬ Ｉ
Ｌ−一一上一一一工一
Ｊけ遅れ、またクロック信号
ＥＣＬが選択されたときには前記Δｔ２だけ進むことに
なる。データ位相変調回路１３は上記クロック信号ＣＬ
２に同期して前記シフトレジスタ５の出力ＱＩＯが入力
するごとにピッ）１の信号をＤＡＴＡ２として出力する
。このようにして、ビット間隔１．５Ｔをなすビットｌ
の前後に３．５Ｔ以上のビット間隔でビット１が存在す
る場合にはＤＡＴＡ２においては、このビット間隔１．
５ＴがΔｔ１＋Δｔ２だけ狭められた信号が得られ、こ
れを書込信号とすることによって前記書込補償が可能と
なる。
第４図は前記シフトレジスタ５を構成するフリップフロ
ップの接続を示す図である。図中ＦＦはフリップフロッ
プを示す（以下の図においても同様。
ップの接続を示す図である。図中ＦＦはフリップフロッ
プを示す（以下の図においても同様。
）。
第５図は前記判別回路７および８のそれぞれを構成する
ＡＮＤ回路と前記データ遅延回路９及び１０のそれぞれ
を構成するフリップフロップの接続を示す図である。図
中ｉｎｖ、はインバーターを示す。
ＡＮＤ回路と前記データ遅延回路９及び１０のそれぞれ
を構成するフリップフロップの接続を示す図である。図
中ｉｎｖ、はインバーターを示す。
第６図は上記の各信号のタイムシーケンスを示す図であ
り、１．５Ｔのビット間隔をなすビットｌの前後にそれ
ぞれ３．５Ｔのビット間隔でピッ）１が存在するデータ
を例にとっである。
り、１．５Ｔのビット間隔をなすビットｌの前後にそれ
ぞれ３．５Ｔのビット間隔でピッ）１が存在するデータ
を例にとっである。
同図において、データがシフトレジスタ５に順次入力さ
れ、シフトレジスタ５の第１桁から第１Ｏ桁までのフリ
ップフロップの出力論理値Ｑ１・・・口ｌＯが１００１
００００００のとき前記判別回路７の出力し１がビット
１となり、この出力信号はデータ遅延回路９をシフトさ
れ出力し７となる。このときデータ遅延回路１０の出力
Ｅ３はビット０であるので、選択回路１２によりクロッ
ク信号ＬＣＬが選択され選択回路１２の出力ＣＬ２の位
相はΔｔ１だけ遅れる。一方前記シフトレジスタ５の第
２桁から第ｉｔ桁までのフリップフロップの出力論理値
口２・・・０１１が００００００１００１（７）とき前
記判別回路８の出力Ｅｌがピッｌ−１となり、この出力
信号はでデータ遅延回路１０をシフトされ出力Ｅ３とな
る。このときデータ遅延回路９の出力Ｌ７はビットｏで
あるので、選択回路１２によりクロック信号ＥｃＬが選
択され、選択回路１２の出力ＣＬ２の位相はΔｔ２だけ
進む。
れ、シフトレジスタ５の第１桁から第１Ｏ桁までのフリ
ップフロップの出力論理値Ｑ１・・・口ｌＯが１００１
００００００のとき前記判別回路７の出力し１がビット
１となり、この出力信号はデータ遅延回路９をシフトさ
れ出力し７となる。このときデータ遅延回路１０の出力
Ｅ３はビット０であるので、選択回路１２によりクロッ
ク信号ＬＣＬが選択され選択回路１２の出力ＣＬ２の位
相はΔｔ１だけ遅れる。一方前記シフトレジスタ５の第
２桁から第ｉｔ桁までのフリップフロップの出力論理値
口２・・・０１１が００００００１００１（７）とき前
記判別回路８の出力Ｅｌがピッｌ−１となり、この出力
信号はでデータ遅延回路１０をシフトされ出力Ｅ３とな
る。このときデータ遅延回路９の出力Ｌ７はビットｏで
あるので、選択回路１２によりクロック信号ＥｃＬが選
択され、選択回路１２の出力ＣＬ２の位相はΔｔ２だけ
進む。
選択回路１２の出力ＣＬ２と前記シフトレジスタ５の第
１Ｏ桁の出力ＱＩＯが第３図のデータ位相変調回路１３
に入力したときＤＡＴＡ２が出力されるのであるが、第
６図から明らかなように、上記ＣＬ２の遅れおよび進み
が生じているのはちょうど１．５Ｔのビット間隔をなし
ていたビット１であり、そのビット間隔は１．５Ｔ−（
Δｔ１＋Δｔ２）である。
１Ｏ桁の出力ＱＩＯが第３図のデータ位相変調回路１３
に入力したときＤＡＴＡ２が出力されるのであるが、第
６図から明らかなように、上記ＣＬ２の遅れおよび進み
が生じているのはちょうど１．５Ｔのビット間隔をなし
ていたビット１であり、そのビット間隔は１．５Ｔ−（
Δｔ１＋Δｔ２）である。
データ遅延回路９および１ｏのそれぞれの出力Ｌ７およ
びｌｌ！３が共に０のときはクロック信号ＯＣＬが選択
されて、前記シフトレジスタ５の第１０桁の出力ＱＩＯ
がビット１であってもデータ位相変調回路１３の出力Ｄ
ＡＴ＾２におけるビットの位相に変化は生じ上記本発明
による書込補償は、ビット間隔１．５Ｔをなすビットｌ
の前後に３．５Ｔ以上のビット間隔、例えば５Ｔ、でビ
ット１が存在しても実施可能である。また、第５図に示
した判別回路７および８におけるＡＮＤ回路のインバー
ター（ｉｎｖ、）の位置を変更することによって書込補
償を行うビット１のビット間隔を１．５Ｔ以下、例えば
１丁、とすることも可能である。さらにまた、前記デー
タ位相変調回路１３の出力を入力データとする同様のデ
ータ位相変調回路を複数段設けることによって上記実施
例以外のビット間隔の組合せについても順次位相変調を
行い、これにより書込補償を行うビット間隔の組合せを
多様にすることも可能である。
びｌｌ！３が共に０のときはクロック信号ＯＣＬが選択
されて、前記シフトレジスタ５の第１０桁の出力ＱＩＯ
がビット１であってもデータ位相変調回路１３の出力Ｄ
ＡＴ＾２におけるビットの位相に変化は生じ上記本発明
による書込補償は、ビット間隔１．５Ｔをなすビットｌ
の前後に３．５Ｔ以上のビット間隔、例えば５Ｔ、でビ
ット１が存在しても実施可能である。また、第５図に示
した判別回路７および８におけるＡＮＤ回路のインバー
ター（ｉｎｖ、）の位置を変更することによって書込補
償を行うビット１のビット間隔を１．５Ｔ以下、例えば
１丁、とすることも可能である。さらにまた、前記デー
タ位相変調回路１３の出力を入力データとする同様のデ
ータ位相変調回路を複数段設けることによって上記実施
例以外のビット間隔の組合せについても順次位相変調を
行い、これにより書込補償を行うビット間隔の組合せを
多様にすることも可能である。
（ｇ）発明の効果
本発明によればＮＲＺＩ方式の磁気記録変調回路におい
て、少なくとも予測されるピークシフトが最悪の条件の
場合について比較的簡単な方法で書込補償が可能となり
、これによってデータ読取り時における位相マージンを
大きくし、信頼性を向上させることができる効果がある
。
て、少なくとも予測されるピークシフトが最悪の条件の
場合について比較的簡単な方法で書込補償が可能となり
、これによってデータ読取り時における位相マージンを
大きくし、信頼性を向上させることができる効果がある
。
第１図はピークシフトが生ずる機構の概要を説明するた
めの図、第２図は原データと２／７コードを用いて変換
されたデータとの対応およびその書込電流波形との関係
を示す図、第３図は書込補償を行うための本発明による
磁気記録変調回路のブロック図、第４図は第３図におけ
るシフトレジスタ５を構成するフリップフロップの接続
図、第５図は第３図における判別回路７および８を構成
するへＮＯ回路とデータ遅延回路９および１０を構成す
るフリップフロップの接続を示す図、第６図は第３図に
示した回路における各信号のタイムシーケンスを示す図
である。 図において５はシフトレジスタ、６は基準クロック発生
回路、７および８は判別回路、９およびｌＯはデータ遅
延回路、１１はクロック遅延回路、１２は選択回路、１
３はデータ位相変調回路である。 ＪＰ１国 ｏｔｒ。 熟２図
めの図、第２図は原データと２／７コードを用いて変換
されたデータとの対応およびその書込電流波形との関係
を示す図、第３図は書込補償を行うための本発明による
磁気記録変調回路のブロック図、第４図は第３図におけ
るシフトレジスタ５を構成するフリップフロップの接続
図、第５図は第３図における判別回路７および８を構成
するへＮＯ回路とデータ遅延回路９および１０を構成す
るフリップフロップの接続を示す図、第６図は第３図に
示した回路における各信号のタイムシーケンスを示す図
である。 図において５はシフトレジスタ、６は基準クロック発生
回路、７および８は判別回路、９およびｌＯはデータ遅
延回路、１１はクロック遅延回路、１２は選択回路、１
３はデータ位相変調回路である。 ＪＰ１国 ｏｔｒ。 熟２図
Claims (1)
- ２／７コートまた１よ３ＰＭコートを用いて原データを
変換し記録する磁気記録変調回路において、位相の異な
る３種のクロック信号を発生するためのクロック遅延回
路（１１）と、前記コードを用いて変換されたデータビ
ットを順次シフトして格納するシフトレジスタ（５）と
、該データビットのうち隣接する論理値１のデータビッ
トのビット間隔が原データの最小ビット間隔（Ｔ）に対
して３゜５Ｔｌｕ上もしくは１．５丁であることを判別
するための２種の判別回路（７および８）と、該２種の
判別回路（７および８）のそれぞれの出力を順次シフト
して格納する２種のデータ遅延回路（９および１０）と
、該２種のデータ遅延回路（９および１０）の出力の組
合せにより前記位相の異なる３種のクロック信号を選択
する選択回路（１２）と、該選択回路（１２）によって
選択されたクロック信号の位相に対応してデータビット
の位相を変調するデータ位相変調回路（Ｉ３） とを有
することを特徴とする磁気記録変調回路
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11278182A JPS593714A (ja) | 1982-06-30 | 1982-06-30 | 磁気記録変調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11278182A JPS593714A (ja) | 1982-06-30 | 1982-06-30 | 磁気記録変調回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS593714A true JPS593714A (ja) | 1984-01-10 |
Family
ID=14595333
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11278182A Pending JPS593714A (ja) | 1982-06-30 | 1982-06-30 | 磁気記録変調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS593714A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0232144A2 (en) * | 1986-01-31 | 1987-08-12 | Sharp Kabushiki Kaisha | Data demodulation system |
| EP0242166A2 (en) * | 1986-04-12 | 1987-10-21 | Sony Corporation | Apparatus for transmitting digital signal |
-
1982
- 1982-06-30 JP JP11278182A patent/JPS593714A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0232144A2 (en) * | 1986-01-31 | 1987-08-12 | Sharp Kabushiki Kaisha | Data demodulation system |
| EP0455267A2 (en) * | 1986-01-31 | 1991-11-06 | Sharp Kabushiki Kaisha | Data demodulation system |
| EP0242166A2 (en) * | 1986-04-12 | 1987-10-21 | Sony Corporation | Apparatus for transmitting digital signal |
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