JP2560045B2

JP2560045B2 - ライトデータ取込み回路

Info

Publication number: JP2560045B2
Application number: JP62232582A
Authority: JP
Inventors: 正弘西村; 史明長倉
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1987-09-18
Filing date: 1987-09-18
Publication date: 1996-12-04
Anticipated expiration: 2011-12-04
Also published as: JPS6476563A

Description

【発明の詳細な説明】〔概要〕（１−７）RLL符号のエンコード回路にライトデータ
を取込むライトデータ取込み回路に関し、ライトデータ
取込み用の取込みクロックを簡単な回路構成で作成し、
ライトデータの取込みを誤りなく行って信頼性を向上さ
せることを目的とし、基本周波数1FのライトクロックWCLKとライトデータWD
ATとライトゲートWGTを送出する回路と、3FのクロックV
FO3Fを発生する回路と、（１−７）RLLのエンコード回
路を備えたライトデータ取込み回路において、WDATを２
ビット単位で１ビットずつシフトしてエンコード回路に
入力し、VFO3Fに同期した1/2Fの３相の参照クロックと
６相の同期用クロックと、VFO3/2F及び＊VFO3/2Fを作成
し、WGT発生直後のWCLKの変化点における各参照クロッ
クの状態に対応して６相の同期用クロック、VFO3/2F等
より1/2Fのロード信号とENCOD3/2Fを作成し、エンコー
ド回路の並列符号データをENCOD3/2Fに同期した直列デ
ータに変換する。

〔産業上の利用分野〕

本発明は、ランレングス制限（RLL:Run length limit
ed）符号の１つである（１−７）RLL符号に符号化する
データを２ビット単位で取込み、エンコードされた（１
−７）RLL符号を基本周波数の1.5倍の周波数を有するエ
ンコードクロックENCOD3/2Fに同期したエンコードデー
タに変換する（１−７）RLL符号のライトデータ取込み
回路に関する。

〔従来の技術〕

磁気ディスク装置の大容量化には、ディスク枚数を
増やす方法、トラック密度を上げる方法、ビット密
度を上げる方法等がある。

の方法は簡単に実現できるが、ハード量が増大する
ために製品コストが高くなり、の方法は簡単に表現で
きないために多くの開発費と日時を必要とする。の方
法は製品コスト，開発費の点で有利のために、磁気ディ
スク装置の大容量化に多く用いられている。

ビット密度を上げるには、適切な記録符号（コード）
を選ぶ必要がある。すなわち、SN比，ヘッド浮上高，媒
体膜厚，磁気特性等の条件が決められたとき、面密度を
最大にする記録符号が選ばれる。その場合、磁気媒体の
特性を考慮し、媒体の欠陥や符号間干渉に強い符号でか
つ記録密度が高くとれることが要求される。

このような要求を満足させるために、現在NRZI,4/5GC
R,MFM,RLL等の符号が用いられている。RLL符号には、例
えば（２−７）符号と１−7RLL符号がある。

RLL符号は、２つの符号の遷移間に最小（ｄ）及び最
大（ｋ）のスロットが存在することが要求される符号
で、（ｄ−ｋ）RLL符号と呼ばれる（（２−７）RLL符号
化方式に関しては、例えば米国特許第3689899号明細
書、（１−７）RLL符号化方式に関しては、例えば特開
昭58−119273号公報参照）。

（２−７）RLL符号を使用する磁気ディスク装置と上
位の制御回路間でデータのやりとりを行うときのクロッ
クの周波数は基本周波数（1Fで示す）であるが、磁気デ
ィスク装置内の（２−７）RLL符号のエンコード回路で
は、そのクロックの周波数は基本周波数の２倍の周波数
（2Fで示す）で行われる。この2Fのクロックは磁気装置
内部のサーボ回路により作成される。以下、この内部で
作成される周波数2FのクロックをVFO2Fで示す。

基本周波数1Fと磁気ディスク装置内で作成されたVFO2
Fとは非同期であるため、制御回路からエンコード回路
にデータを取り込むときは、基本周波数1Fと磁気装置内
で作成されたVFO2Fを分周したVFO1Fとを同期させる必要
がある。この場合、いかなる状態においても1FとVFO1F
は同期をとる必要があるため、VFO1Fを２相クロックに
し、データを取り込むことが出来るようにしている。こ
のときのVFO1F及び２相クロック信号は、磁気ディスク
装置内のVFO2Fより容易に作成することができる。

（１−７）RLL信号を使用する磁気ディスク装置にお
いても、制御回路とエンコード回路間で行われるデータ
やりとりのための基本周波数が1Fであることは、（２−
７）RLL符号を使用する場合と同様である。

しかしながら、（１−７）RLL符号のエンコード回路
は、基本周波数1Fの1.5倍の周波数（3/2F）で動作す
る。この場合、磁気ディスク装置内で周波数3Fを有する
VFO3Fを発生し、それを分周することにより周波数3/2F
を有するVFO3/2Fが作成される。

制御回路とエンコード回路間で行われるデータのやり
とりは基本周波数1Fで行われるため、磁気ディスク装置
内で作成されたVFO3Fから更に基本周波数1Fを有するVFO
1Fを作成し、基本周波数1Fに同期させる必要がある。

（１−７）RLL信号の場合は、次に詳細に説明するよ
うに、デュティ比が正しく50％であるVFO1Fを作成して
基本周波数1Fに同期させる必要がある。しかしながら、
高いディジタル周波数の場合は、アナログ周波数の場合
と異なり、1/2ⁿ以外の1/mに分周することは極めて困難
であり、得られた分周回路も充分な精度と安定度を持つ
ものができなかった。

次に、（１−７）RLL符号のライトデータ読込み回路
及びそのライトデータ取込み動作を、第９図〜第12図を
参照して説明する。

第９図は、（１−７）RLL符号の場合のライトデータ
取り込み回路の構成をブロック図で示したものである。
第10図は全体の動作波形図、第11図はREF1Fのデュティ
比が50％である場合の動作波形図、第12図はREF1Fのデ
ュティ比が50％でない場合の動作波形図である。

第９図において、制御装置21より図示しない磁気ディ
スク装置に書き込みを行う場合、制御回路21は、基本周
波数1Fのライトクロック（WCLK,第10図（ｆ）参照）
と、ライトデータWDAT,第10図（ｇ）参照）と、ライト
ゲート（WGT,第10図（ｈ）参照）を発生する。WDATはWC
LKに一定の遅れを持って同期して発生する。WGTは、WCL
Kに非同期で発生する。

サーボ回路22は、内部にサーボヘッド221,前置増幅回
路（PREAMP）222,位相同期発振回路（PLO回路）223及び
可変同波発振回路（VFO回路）224を備え、基本周波数1F
の３倍の周波数を持ったVFO3Fを発生する（第10図
（ａ）参照）。このVFO3Fは、1FのWCLKとは非同期であ
る。なお、第11図（ｂ）に示すVFO3/2FすなわちVFO3Fの
1/2分周信号は、VFO1Fを作成する過程で生成される信号
である。

システムクロック作成回路23は、サーボ回路22の作成
したVFO3Fを受けて、これを1/3に分周した形のVFO1F
（第10図（ｃ）参照）及びこのVFO1FをVFO3Fの１クロッ
ク分シフトさせたVFO1FSR（第10図（ｄ）参照）を作成
して出力する。

一方、参照1F（REF1F）作成回路24は、サーボ回路22
の作成したVFO3Fを受けて、50％デュティ比を持ち周波
数が1FのREF1F（第10図（ｅ）参照）及びその反転信号
である＊REF1Fを作成して出力する（このようなREF1F作
成回路として、例えば国内ではCDM102,CDM202,CDM502等
がある）。なお、＊REF1Fの「＊」は、反転符号を示す
もので、他の符号についても同様である。

24は取込みクロック（FCLK）作成回路で、内部にＤ型
フリップフロップ（DFF）241及び242、NAND243,AND回路
244〜246,OR回路247,インバータ248を備え、ライトデー
タ取込み用の取込みクロックRICLKを発生する。

DFF241は、制御回路21よりWGTを受けると、その後の
最初のWCLKの立上りでラッチし、同期ゲート（SYCGT）
を発生する（第10図（ｆ），（ｈ），（ｉ）のタイミン
グTs部分参照）。

DFF242は、REF1F作成回路24の発生したREF1FとSYCGT
の立上りでラッチし、Ｑ端子よりライトクロック・ウイ
ンドウWCLWDを発し、＊Ｑ端子にその反転信号＊WCLWDを
発生する（第10図（ｉ），（ｊ）のタイミングTs部分参
照）。なお、SYCGTの立上りでREF1Fのレベルが「０」の
ときはWCLWDは立上らず、Ｑ端子のWCLWDは「０」レベ
ル，＊Ｑ端子の＊WCLWDは「１」レベルのままである。

NAND回路243は、システムクロック作成回路23からのV
FO1Fと、REF1F作成回路24からのREF1Fと、インバータ24
8からの＊VFO3Fとを受け、これら３信号のAND条件が成
立するタイミングで取込み用クロックＡ（FCLKA）を発
生する（第10図（ｋ）参照）。

このFCLKAは、REFIFの各クロックの前半サイクル（１
レベル）の中央で発生し、1Fの周期を有する。

一方、AND回路244は、システムクロック作成回路23か
らのVFO1FSRと、REF1F作成回路24からの＊REF1Fと、サ
ーボ回路22からのVFO3Fとを受け、これら３信号のAND条
件が成立するタイミングで取込み用クロックＢ（FCLK
B）を発生する（第10図（１）参照）。このFCLKBは、RE
F1Fの各クロックの後半サイクル（０レベル）の中央で
発生し、1Fの周期を有する。

AND回路245は、DFF242から受けた＊WCLWDが「１」（W
CLWDが「０」）のとき、NAND回路243から入力されたFCL
KAをOR回路247に供給する。一方、AND回路246は、DFF24
2から受けたWCLWDが「１」のとき、AND回路244から入力
されたFCLKBをOR回路247に供給する。したがって、OR回
路247からは、WCLWDが発生しない間（WGTの入力されな
い間）は、取込みクロックFCLKはFCLKAと同期してお
り、WCLWDが発生したTs以後（WGTが入力された後）は、
FCLKはFCLKBと同期している（第10図（ｍ）参照）。こ
のようにして発生されたFCLKは、同期取込み回路25及び
１−７エンコード回路26に供給される。

同期取込み回路25は、２個のDFF251及び252で構成さ
れる。

制御回路21から発生されたWCLKは、同期取込み回路25
の最初のDFF251のクロック（CL）端子に、WDATはＤ端子
に、WGTはクリヤ（CR）端子に入力される。これによ
り、WDATは各WCLKの立上りでラッチされ、幅1Fのライト
データWDTに整形される（第10図（ｆ），（ｇ），
（ｎ）参照）。

次段のDFF252のCL端子にはFCLK作成回路24から出力さ
れたFCLKが入力され、Ｄ端子にはDFF251からのWDTが入
力され、CR端子には制御回路21からのWGTが入力され
る。これにより、WDTはFCLK（FCLKB）に同期した同期1F
のNRZWD（Non return to Zero write date）となる。

このようにして作成されたFCLKに同期したNRZWDは、F
CLKと共に１−７エンコード回路26に入力され、（１−
７）RLL符号に変換された後、図示しない磁気ディスク
装置に書き込まれる。

なお、第10図において、SYCGTの立上り点でREF1Fが
「０」レベルであるときは、WCLWDは立上らず、「０」
レベル状態のままとなる。この場合は、AND回路246はFC
LKBを発生せず、AND回路245から出力されるFCLKAがOR回
路247を通ってFCLKとなるので、NDZWDはFCLKAであるFCL
Kに同期して発生する。

次に、第11図を参照して50％デュティ比のREF1Fの場
合、FCLKに同期したライトデータの取込みが行われるこ
とを説明する。

第10図のREF1F,WGT,SYCGT,WCLWD,WDT,FCLKA,FCLKB及
びNRZWDの各信号の位相及び同期関係から、WDTの立上り
がREF1Fの「１」レベルにあるときは、NRZWDはFCLKBに
同期して発生し、WDTの立上りがREF1Fの「０」レベルに
あるときは、NRZWDはFCLKAに同期して発生することが分
る。

第11図（ａ），（ｅ），（ｋ），（ｌ），（ｎ）は、
第８図のVFO3F,REF1F,FCLKA,FCLKB,WDTを再掲したもの
である。VFO3F,REF1F,FCLKA及びFCLKBは同期関係にあ
り、WDTはこれら３相信号と非同期関係にある。

（Ａ）〜（Ｄ）は、REF1FとWDTの各位相関係と、その
各場合にFCLKAとFCLKBのいずれに同期するかを、WDTを
基準にして示したものである。

ケース（Ａ） WDTの立上り時にREF1Fが「１」レベルのときは、WDT
はFCLKBに同期して取り込まれる。

ケース（Ｂ） WDTの立上り時にREF1Fが「０」レベルのときは、WDT
はFCLKAに同期して取り込まれる。

ケース（Ｃ） WDTの立上りとREF1Fの立下りが一致する場合は、WDT
の立上りでREF1Fが「１」である場合と「０」である場
合が生じるが、前者の場合はFCLKAに同期し、後者の場
合はFCLKAに同期してWDTの取り込みが行われる。最初に
FCLKB又はFCLKAのいずれかに決まると、第８図のWGT,SY
CGT,WCLWD,FCLKA,FCLKB,FCLK及びWDTの同期関係から明
らかなようにその後は同じ信号に同期するので、FCLKA
又はFCLKBの一方に必ず同期してWDTの取込みが行われ
る。

ケース（Ｄ） WDTの立上りとREF1Fの立上りが一致する場合で、この
場合も、REF1Fが「１」又は「０」レベルであるかによ
り、FCLKB又はFCLKAに同期する。最初にFCLKB又はFCLKA
のいずれかに決まると、その後は同じ信号に同期するの
で、FCLKA又はFCLKBの一方に必ず同期してWDTの取込み
が行われる。

以上説明したように、50％デュティ比のREF1Fである
場合は、WDTとREF1Fがどのような位相関係があっても、
FCLKに同期してWDTの取込みが行われる。

しかしながら、REF1Fのデュテイ比が50％でない場合
は、WDTがFCLKに同期させて取り込めない場合が生じ
る。以下、第12図を参照して、この場合の取込み動作に
ついて説明するる。

第12図（ａ），（ｅ），（ｋ），（ｌ），（ｎ）は、
第10図及び第11図のVFO3F,REF1F,FCLKA,FCLKB,WDTを再
掲したものである。ただし、REF1Fのデュティ比は50％
からずれている。

ケース（Ｃ） WDTの立上りとREF1Fの立下りが一致する場合は、WDT
の立上りでREF1Fが「１」である場合と「０」である場
合が生じる。

「０」である場合はFCLKAに同期してWDTの取込みが行
われるので問題は生じない。

しかしながら、「１」である場合は、FCLKBに同期し
てWDTの取込みが行われるが、WDTとFCLKBの立上りが一
致するので、その取込みデータ値は「１」又は「０」に
なり一定しないので、正しいWDTの取込みが行われない
ことになる。

ケース（Ｄ） WDTの立上りとREF1Fの立上りが一致する場合で、REF1
Fが「１」又は「０」レベルであるかにより、FCLKB又は
FCLKAに同期する。最初にFCLKB又はFCLKAのいずれかに
決まると、その後は同じ信号に同期するので、FCLKA又
はFCLKBの一方に必ず同期してWDTの取込みが行われる。

このように、REF1Fのデュティ比が50％でない場合
は、WDTの立上りとREF1Fの立下りが一致したとき、FCLK
Bに同期するとWDTの取込みが行われない。

〔発明が解決しようとする問題点〕

従来の（１−７）RLL符号のライトデータ取込み回路
は、REF1Fとデュティ比が正しく50％でないと、ライト
データの正しい取込みが行われなくなる場合が生じると
いう不都合があった。

ディジタル信号の場合は、VFO3Fからデュティ比50％
のREF1Fを作成することは困難であり、得られた分周回
路も精度及び安定度が充分でないため、信頼性のあるラ
イトデータ取込み回路の実現が困難であった。

本発明は、デュティ比50％のREF1Fを用いることな
く、簡単な回路構成でライトデータの取込みを誤りなく
行い、かつ信頼性の高いライトデータ取込み回路を提供
することを目的とする。

〔問題点を解決するための手段〕

従来のライトデータ取込み回路のデュティ比50％のRE
F1Fを必要とするのは、従来のライトデータ取込み回路
においては、制御回路とエンコード回路間で行われるデ
ータのやりとりが基本周波数1Fすなわち１ビット単位で
行われていることに帰因する。

しかしながら、（１−７）RLL符号においては、現在
の２ビットのデータと次の２ビットのデータに基づいて
３ビットの符号化されたデータが作成される。すなわ
ち、２ビット単位で１−７エンコード回路にライトデー
タを取込むことにより、正常に（１−７）RLL符号化を
行うことができる。その場合は、以下に説明するよう
に、デュティ比50％のREF1Fは不要である。本発明は、
このような着想に基づいてなされたものである。

以下、本発明の採用した解決手段を、第１図を参照し
て説明する。第１図は、本発明の基本構成をブロック図
で示したものである。

第１図において、11は制御回路で、基本周波数1Fのラ
イトクロックWCLKと、このWCLKに同期して１ビット/1F
でデータが発生されるライトデータWDATと、ライト開始
を指示するライトゲートWGTを送出する。

12はデータシフト回路で、制御回路11から入力された
WDATをWCLKに位相同期させ、２ビット単位でかつ１ビッ
トずつシフトした４個のデータX₁,X₂,,Y₁,Y₂を発生す
る。

13は１−７エンコード回路で、データシフト回路12か
ら入力されたX₁,X₂,Y₁,Y₂に基づいて（１−７）RLL符号
化処理を行い、３ビット単位の並列符号データZ₁,Z₂,Z₃
を出力する。

14はVFO3F発生回路で、基本周波数1Fの３倍の周波数
のクロックVFO3FをWCLKとは非同期に発生する。

15はシステムクロック作成回路で、VFO3F発生回路14
からVFO3Fを受け、このVFO3Fにその１クロックずつシフ
トして同期する周波数1/2Fの３相の参照のクロックVFO1
/2FRA,VFO1/2FRB,VFO1/2FRCと、VFO3Fを分周した周波数
が3/2FのクロックVFO3/2F及びその反転クロック＊VFO3/
2F（＊は反転符号を示す、以下、他の符号についても同
様である）と、同じくVFO3Fにその１クロックずつシフ
トして同期する周波数1/2Fで幅が２ビットの６相の同期
用クロックVFO1/2A1,VFO1/2FB0,VFO1/2FC4,VFO1/2FA6,V
FO1/2FB7,VFO1/2C3を発生する。

16は同期化信号発生回路で、制御回路11よりWGTを受
け、システムクロック作成回路15より３相の参照クロッ
クと、VFO3/2F,＊VFO3Fと、６相の同期用クロックを受
け、WGT発生直後のWCLKの変化点における３相の参照ク
ロックの状態に対応して６相の同期用クロックの１つに
同期した周波数の1/2Fのロード（LOAD）信号と、同じく
３相の参照クロックの状態に対応してVFO3/2Fと＊VFO3/
2Fの一方に同期した周波数3/2FのエンコードクロックEN
COD3/2Fを出力する。

17は同期化回路で、同期化信号発生回路16よりLOAD信
号及びENCOD3/2Fを受け、１−７エンコーダ回路13から
入力された並列符号データZ₁,Z₂,Z₃をENCOD3/2Fに同期
した３ビット単位のコードデータCODEDATAに直列変換す
る。

〔作用〕

第１図の動作を、第２図〜第４図の各動作波形図を参
照して説明する。第２図は全体の動作波形図、第３図は
システムクロック作成回路の動作波形図、第４図は同期
化信号発生回路の動作波形図である。

制御回路11は、基本周期1FのWCLKと、このWCLKに同期
して１ビット/1Fでデータが発生されるWDATと、これら
２信号に非同期で発生されてライト開始を指示するWGT
を送出する（第２図（ｆ），（ｇ），（ｈ）参照）。

データシフト回路12は、WGTの発生後、制御回路11か
ら入力されたWDATとWCLKに位相同期させ、２ビット単位
でかつ１ビット（１クロック分）ずつシフトした４個の
データX₁,X₂,Y₁及びY₂を発生させる（第２図（ｆ），
（ｇ），（ｈ），（ｌ）〜（ｐ）参照）。

１−７エンコード回路13は、データシフト回路12から
入力されたX₁,X₂,Y₁及びY₂に基づいて公知の（１−７）
RLL符号化処理を行い、３ビット単位の並列符号データZ
₁,Z₂,Z₃を出力する。WDATがオール「０」の場合は、「X
₁,X₂」及び「Y₁,Y₂」はともに「00」であり、その場合
の「Z₁Z₂Z₃」は「001」に符号化される（第２図
（ｇ），（ｌ）〜（ｓ）参照）。

一方、VFO3F発生回路14は、基本周波数1Fの３倍の周
波数のクロックVFO3FをWCLKと非同期で発生する（第２
図（ａ），（ｆ）参照）。

システムクロック作成回路15は、VFO3F発生回路14か
らVFO3Fの受け、このVFO3Fにその１クロックずつシフト
して同期する周波数1/2Fの３相の参照クロックVFO1/2FR
A,VFO1/2FRB及びVFO1/2FRC（第２図（ａ），（ｃ），
（ｄ），（ｅ）及び第３図（ａ），（ｄ），（ｅ），
（ｆ）参照）と、VFO3Fを分周した周波数が3/2Fのクロ
ックVFO3/2F及びその反転クロック＊VFO3/2F（第２図及
び第３図の（ｂ）参照、ただし、＊VFO3/2Fは図示せ
ず）と、同じくVFO3Fにその１クロックずつシフトして
同期する周波数が1/2Fで幅が２クロック（２ビット）の
６相の同期間クロックVFO1/2FA1,VFO1/2LB0,VFO1/2FC4,
VFO1/2FA6,VFO1/2FB7及びVFO1/2FC3（第３図（ａ），
（ｇ）〜（ｌ）参照）を発生する。

同期化信号発生回路16は、制御回路11よりWGTを受
け、システムクロック作成回路15より３相の参照クロッ
クと、VFO3F及び＊VFO3Fと、６相の同期用クロックを受
け、WGT発生直後のWCLKの変化点Tsにおける３相の参照
クロックの状態に対応して６相の同期用クロックの１つ
に同期した周波数1/2FのLOAD信号と、同じく３相の参照
クロックの状態に対応してVFO3/2Fと＊VFO3/2Fの一方に
同期した周波数3/2FのENCOD3/2Fを出力する。なお、第
２図（ｉ）に示す同期ゲートSYCGTは、WGT発生直後のWC
LKの変化点Tsにおいて同期化信号発生回路16の内部で発
生するゲート信号である。

表１は、SYCGTの発生時点Tsにおける３相の各参照ク
ロックVFO1/2FRA,VFO1/2FRB及びVFO1/2FRCの状態と、LO
AD信号が同期する６相の同期用クロックとの対応関係の
１例を示したものである。

第３図と表１を対比すると明らかなように、対象とな
っている３相の参照クロックの状態の参照時点からみて
次に最初に立上る同期用クロックに同期する。例えば、
第２図の場合、WGTの立上った直後のWCLKの変化点（立
上り点Ts）における参照クロックVFO1/2FRA,VFO1/2FRB
及びVFO1/2FRCの状態は「001」であるので、WGT発生以
後はVFO1/2FRA1に同期したLOAD信号が発生される（第２
図（ｃ），（ｄ），（ｅ），（ｆ），（ｈ），（ｋ）参
照）。

また、WGTの立上り直後のWCLKの変化点すなわちSYCGT
の発生点（立上り点Ts）における参照クロックVFO1/2FR
A,VFO1/2FRB及びVFO1/2FRCの状態が「000」，「110」，
「011」すなわち「0,6,3」であるときはVFO3/2FにENCOD
3/2Fは同期し、「001」，「100」，「111」すなわち
「1,4,7」であるときは、＊VFO3/2FにENCOD3/2Fは同期
する。

同期化回路17は、同期化信号発生回路16よりLOAD信号
及びENCOD3/2Fを受け、１−７エンコード回路13から入
力された並列符号データZ₁,Z₂,Z₃をENCOD3/2Fに同期し
た３ビット単位のCODE DATAに直列変換する。

なお、第２図及び第３図で説明されなかった各波形の
内容及び各回路の内容については、実施例の項で説明す
る。

以上のようにして作成されたLOAD信号及びENCOD3/2F
を用いることにより、次に第４図（Ａ）及び（Ｂ）を参
照して説明するように、SYCGT発生時の３相の参照クロ
ックの各状態において、１−７エンコード回路の出力す
る符号化データを確実に同期化することができる。

第２図のVFO1/2FRA,VFO1/2FRB,VFO1/2FRC,WCLK,WDAT,
SYCGT,LOAD及びENCOD3/2Fの各信号の位相及び同期関係
を見ると、SYCGTの立上り点におけるVFO1/2FRA,VFO1/2F
RB,VFO1/2FRCの状態から、LOAD信号及びENCOD3/2Fを同
期化する６相の同期用クロックが決定されることがわか
る。以下、この点に着目し、第４図及び表１を参照し
て、これら３相の参照クロックとSYCGTの各位相関係に
おけるLOAD信号及びENCOD3/2Fの同期発生動作について
説明する。

第４図（Ａ）及び第４図（Ｂ）において、（ｂ）〜
（ｅ）は、第２図（ｂ）〜（ｅ）に示すVFO3/2F,VFO1/2
FRA,VFO1/2FRB及びVFO1/2FRCを再掲したものである。ケ
ース（１）〜（６）は、２ビット（2F）内の６区間（
〜）における、WGTの立上り直後のWCLKに同期して発
生するSYCGTと、このSYCGTの立上り時点における３相の
参照クロックの状態関係からLOAD信号及びENCOD3/2Fを
同期化する６相の同期用クロック及びVFO3/2F（＊VFO3/
2F）を示したものである。

例えば、ケース（１）では、SYCGTの立上り点（区間
）におけるVFO1/2FRA,VFO1/2FRB及びVFO1/2FRCの状態
は「001」である。前掲の表１を参照すると、このの
ケースでは、LOAD信号は同期用クロックVFO1/2FA1に同
期し、ENCOD3/2Fは＊VFO3/2Fに同期する。

以下同様にして、ケース（１）〜（６）について、SY
CGTの立上り点（区間〜）における３相の参照クロ
ックの生じる状態の種類と、そのときのLOAD信号が同期
する６相の同期用クロック及びENCOD3/2Fが同期するVFO
3/2F（＊VFO3/2F）をまとめて、表２に示す。

表２に示すように、SYCGTの立上り点が区間〜の
いずれにあっても、LOAD信号及びENCOD3/2Fは一義的に
同期化される。

また、SYCGTの立上り点が各区間の境界で発生して
も、LOAD信号及びENCOD3/2Fは一義的に同期化される。
例えば、SYCGTの立上り点が区間との境界で発生す
ると、VFO1/2FRA,VFO1/2FRB及びVFO1/2FRCの状態は、
「001」又は「000」のいずれかになる。前者の場合はケ
ース（１）と同じくなり、LOAD信号はVFO1/2FA1に同期
し、ENCOD3/2Fは＊VFO3/2Fに同期する。後者の場合は、
ケース（３）と同じくなり、LOAD信号はVFO1/2FB0と同
期し、ENCOD3/2FはVFO1/2Fに同期する。他の区間の境界
においてSYCGTが発生した場合も同様にして、その両側
の区間の一方のケースで同期化される。いずれか一方の
ケースで同期化したLOAD信号及びENCOD3/2Fは、以後
は、その同期状態を保持する。

以上のようにして、２ビット単位で直接WDATを１−７
エンコード回路に取り込むことによりデュテイ比50％の
REF1Fを用いることとなる取込みが可能となり、また、V
FO3Fから容易かつ安定に作成できる３組の参照クロック
及び６相の同期用クロックを用いて作成されるLOAD信号
及びENCOD3/2FによりエンコードデータをENCOD3/2Fに同
期化させることができる。これにより、従来よりも簡単
な回路構成でライトデータの取込みを誤りなく行い、か
つ信頼性の高いライトデータ取込み回路を実現すること
ができる。

〔実施例〕

本発明の実施例を、第２図〜第８図を参照して説明す
る。第５図は本発明の一実施例の構成の説明図、第６図
は同実施例のシステムクロック作成回路の説明図、第７
図は同システムクロック作成回路の動作波形図、第８図
は同実施例の同期化回路の説明図である。第２図〜第４
図の各動作波形図は、第５図の実施例の動作波形図とし
ても用いられる。

（Ａ）実施例の構成第５図において、制御回路11,データシフト回路12,1
−７エンコード回路13,VFO3F発生回路14,システムクロ
ック作成回路15,同期化信号発生回路16及び同期化回路1
7については、第１図で説明したとおりである。

VFO3F発生回路において、141はサーボ増幅回路（SERV
O AMP）で、図示しない磁気ディスクからクロック信号
を検出する。142は前置増幅回路（PRE AMP）で、サー
ボ増幅回路141のクロック信号を増幅する。143は位相同
期発振回路（PLO）で、PRE AMP122のクロックを受けて
周波数3Fの信号を発生する。144は可変周波数発振回路
で、PLO143の出力を受けてクロックVFO3Fを発生する。

同期化信号発生回路16において、161はDFFで、クロッ
ク（CL）とデータ（Ｄ）及びクリヤ（CR）の各端子には
制御回路11からWCLK及びWGTが入力され、Ｑ端子よりSYC
GTが出力される。クリヤは、WGTの反転信号（立下り）
で行われる。

162A,162B及び162Cは３段のDFFで、各CL端子にはDFF1
61からSYCGTが入力され、CR端子にはWGTが入力される。
DFF162AのＤ端子には、システムクロック作成回路15よ
りVFO1/2FRAが入力され、その出力端子Ｑ及び＊Ｑから
は、SYCGTの立上り点でラッチされたVFO1/2FRAの値及び
その反転値が出力される。DFF162BのＤ端子にはVFO1/2F
RBが入力され、その出力端子Ｑ及び＊Ｑからは、SYCGT
の立上り点でラッチされたVFO1/2FRBの値及びその反転
値が出力される。DFF162CのＤ端子にはVFO1/2FRCが入力
され、その出力端子Ｑ及び＊Ｑからは、SYCGTの立上り
点でラッチされたVFO1/2FRCの値及びその反転値が出力
される。

163は位相選択回路で、DFF162A〜162Cの値、すなわち
SYCGTの立上り点におけるVFO1/2FRA〜VFO1/2FRCの状態
「000」，「001」，「011」，「100」，「110」及び「1
11」（すなわち「０」，「１」，「３」，「４」，
「６」及び「７」）に対応して、６相の同期用クロック
を選択する信号SELECT0,1,3,4,6及び７の１つを発生す
る。SELECT0はVFO1/2FB0を、SELECT1はVFO1/2FA1を、SE
LECT3はVFO1/2FC3を、SELECT4はVFO1/2FC4を、SELECT6
はVFO1/2FA6を、SELECT7はVFO1/2FB7をそれぞれ選択す
る。

164はクロック選択回路で、システムクロック作成回
路15から６相の同期用クロックVFO1/2FA1〜VFO1/2FC3を
受け、位相選択回路163からSELECT0〜７を受け（SELECT
0の入力だけが図示されている）、入力されたSELECT
（０〜７）の指示する同期用クロックをLOAD信号として
出力する。

165はエンコードクロック位相検出回路で、システム
クロック作成回路15からVFO3/2F及び＊VFO3/2Fを受け、
位相選択回路163からSELECT0,6,3及びSELECT1,4,7を受
け、SELECT0,6及び３のいずれかが入力されたときは、V
FO3/2FをENCOD3/2Fとして出力、SELECT1,4及び７のいず
れかが入力されたときは、＊VFO3/2FをENCOD3/2Fとして
出力する。

同期化回路17において、171はLOAD回路で、１−７エ
ンコード回路から並列符号化データZ₁,Z₂及びZ₃を受
け、クロック選択回路164よりLOAD信号を受け、各LOAD
信号の立上りで並列符号化データZ₁,Z₂及びZ₃をラッチ
し、そのラッチ信号FF₁,FF₂及びFF₃を出力する。172はE
NCODE DATA回路で、LOAD回路171よりラッチ信号FF₁,FF
₂及びFF₃を受け、クロック選択回路164よりLOAD信号を
受け、エンコードクロック位相検出回路165よりENCOD3/
2Fを受け、LOAD回路171より入力されたラッチ信号FF₁,F
F₂及びFF₃をENCOD3/2Fに同期した直列のCODE DATAに変
換する。

（Ｂ）システムクロック作成回路第６図は、システムクロック作成回路の一例を示した
ものであり、第３図及び第７図は、その動作波形図であ
る。

DFF151は、1/2分周器として機能し、そのCL端子にはV
FO3F発生回路12からVFO3Fが入力され（第７図（ａ）参
照）、＊Ｑ端子とＤ端子は接続され、CR端子には制御回
路11よりクリヤ用のパワ・レディ信号が入力される。こ
の構成により、そのＱ端子には、3/2Fの周波数のVFO3/2
Fが出力され（第７図（ｂ）参照）、＊Ｑ端子には＊VFO
3/2Fが出力される。

AND回路152Aの一方の入力端子には、DFF151から＊VFO
3/2Fが入力され、他方の入力端子には、後に説明するDF
F156AよりVFO1/2FRA（第７図（ｄ）参照）が入力され
る。これにより、AND回路152Aからは、両者のAND出力と
してVFOが出力される（第７図（ｇ）参照）。

AND回路152Bの一方の入力端子には、DFF151からVFO3/
2Fが入力され、他方の入力端子には、後に説明するDFF1
56Aより＊VFO1/2FRAが入力される。これにより、AND回
路152Bからは、両者のAND出力としてVFOが出力される
（第７図（ｈ）参照）。

AND回路153Aの第１の入力端子には、AND回路152Aから
VFOが入力され、第２の入力端子には、後に説明するD
FF155から＊VFO1F（第７図（ｃ）のVFO1Fの反転信号）
が入力され、第３の入力端子には、AND回路152BからVFO
が入力される。これによりAND回路153Aからは、三者
のAND出力としてVFOが出力される（第７図（ｉ）参
照）。

AND回路153Bの一方の入力端子には、DFF155より＊VFO
1Fが入力され、他方の入力端子には、DFF156Aより＊VFO
1/2FRA（第７図（ｄ）のVFO1/2FRAの反転信号）が入力
される。これにより、AND回路153Bからは、両者のAND出
力としてVFOが出力される（第７図（ｋ）参照）。

AND回路153Cの一方の入力端子には、DFF156AよりVFO1
/2FRA（第７図（ｄ）参照）が入力され、他方の入力端
子には、DFF155よりVFO1F（第７図（ｃ）参照）が入力
される。これにより、AND回路153Cからは、両者のAND出
力としてVFO（第７図（ｌ）参照）が出力される。

OR回路154Aは、AND回路153AからのVFOとDFF155から
の＊VFO1FのOR出力としてVFOを出力する（第７図
（ｊ）参照）。

OR回路154Bは、AND回路153BかVFOとAND回路153Cか
らのVFOのOR出力としてVFOを出力する（第７図
（ｍ）参照）。

DFF155のCL端子には、VFO3F（第７図（ａ）参照）が
入力され、Ｄ端子には、OR回路154AよりVFO（第７図
（ｊ）参照）され、CR端子には、クリヤ用のパワ・レデ
ィ信号が入力される。これにより、DFF155のＱ端子から
はVFO1Fが出力され（第７図（ｃ）参照）、＊Ｑ端子か
らは＊VFO1FAが出力される。

一方、DFF156AのCL端子には、VFO3F（第７図（ａ）参
照）が入力され、Ｄ端子には、OR回路154BよりVFOが
入力され、CR端子には、パワ・レディ信号が入力され
る。これにより、DFF156AのＱ端子からはVFO1/2FRA（第
７図（ｄ）及び第３図（ｄ）参照）が出力され、＊Ｑ端
子からは＊VFO1/2FRAが出力される。

157Aはシフトレジスタで、DFF156Aから入力されたVFO
1/2FRAをVFO3Fで順次シフトして、VFO1/2FRB及びVFO1/2
FRCを出力する（第３図（ａ），（ｄ），（ｅ），
（ｆ）参照）。

次に、AND回路153Dの一方の入力端子には、DFF151よ
り＊VFO3/2Fが入力され、他方の入力端子には後に説明
するDFF156Bから＊VFO1/2FA1（第２図（ｅ）及び第３図
（ｇ）参照）が入力され、そのAND出力としてVFOが出
力される（第７図（ｎ）参照）。OR回路154Dの一方の入
力端子にはAND回路153CよりVFOが入力され、他方の入
力端子にはAND回路153DよりVFOが入力され、そのOR出
力としてVFOが出力される（第７図（ｐ）参照）。

DFF156BのCL端子にはVFO3Fが入力され、Ｄ端子にはOR
回路154DよりVFOが入力され、CR端子にはパワ・レデ
ィ信号が入力される。これにより、DFF156BのＱ端子か
らはVFO1/2FA1が出力され、＊Ｑ端子からは＊VFO1/2FA1
が出力される（第７図（ａ），（ｅ），（ｐ），第３図
（ｇ）参照）。

157Bはシフトレジスタで、DFF156Bから入力されたVFO
1/2FA1をVFO3Fで順次シフトして、VFO1/2FB0及びVFO1/2
FC4を出力する（第３図（ａ），（ｇ），（ｈ），
（ｉ）参照）。

次に、AND回路153Eの一方の入力端子にはDFF156Aより
＊VFO1/2FRAが入力され、他方の入力端子にはDFF155よ
りVFO1Fが入力され、そのAND出力としてVFOが出力さ
れる（第７図（ｑ）参照）。また、AND回路153Fの一方
の入力端子にはDFF151よりVFO3/2Fが入力され、他方の
入力端子には後に説明するDFF156Cより＊VFO1/2FA6（第
３図（ｊ）参照）が入力され、そのAND出力としてVFO
が出力される（第７図（ｒ）参照）。OR回路154Cの一方
の入力端子にはAND回路153EよりVFOが入力され、他方
の入力端子にはAND回路153FよりVFOが入力され、その
OR出力としてVFOが出力される（第７図（ｓ）参
照）。

DFF156CのCL端子にはVFO3Fが入力され、Ｄ端子にはOR
回路154CよりVFOが入力され、CR端子にはパワ・レデ
ィ信号が入力される。これにより、DFF156CのＱ端子か
らはVFO1/2FA6が出力され、＊Ｑ端子からは＊VFO1/2FA6
が出力される（第７図（ｆ），第３図（ｊ）参照）。

157Cはシフトレジスタで、DFF156Cから入力されたVFO
1/2FA6をVFO3Fで順次シフトして、VFO1/2FB7及びVFO1/2
FC3を出力する（第３図（ｊ），（ｋ），（ｌ）参
照）。

以上のようにして、システムクロック作成回路15から
は、３相の参照クロックVFO1/2FRA〜VFOFRC,VFO3/2F,＊
VFO3/2F及び６相の周期用クロックVFO1/2FA1〜VFO1/2FC
3が作成される。

（Ｃ）同期化回路第８図は、同期化回路の１例を示したものである。

LOAD回路171は、３個のDFF173A〜173Cの並列回路で構
成される。各CL端子にはクロック選択回路164からLOAD
信号が入力され、CR端子にはクリヤ用のパワ・レディ信
号が入力される。

DFF173A,173B及び173CのＤ端子には１−７エンコード
回路13から並列符号データZ₁,Z₂及びZ₃が入力される。
これにより、各LOAD信号の立上りでZ₁,Z₂及びZ₃がラッ
チされ、そのラッチ出力FF₁,FF₂及びFF₃が各DFF173A,17
3B及び173CのＱ端子に出力される。

ENCODE DATA回路172において、174A〜174EはAND回
路、175A及び175BはOR回路、176A〜176CはDFF、178はイ
ンバータである。AND回路174A,174C及び174Eの一方の入
力端子には、クロック選択回路164よりLOAD信号が入力
され、その他方の端子には、DFF173A〜173CからFF₁,FF₂
及びFF₃が入力される。AND回路174B及び174Dの一方の入
力端子には、インバータ178を介して＊LOAD信号が入力
される。AND回路174Bの他方の入力端子にはDFF176BのＱ
端子の出力が入力され、AND回路174Dの他方の入力端子
にはDFFのＱ端子の出力が入力される。

DFF176A〜176Cの各CL端子にはENCOD3/2Fが入力され、
各CR端子にはクリヤ用のパワ・レディ信号が入力され
る。DFF176AのＤ端子には、OR回路175AよりAND回路174A
及び174BのOR出力が供給される。DFF176BのＤ端子に
は、OR回路175BよりAND回路174C及び174DのOR出力が供
給される。DFF176CのＤ端子にはAND回路174Eの出力が供
給される。

この構成で、LOAD信号がオン（１レベル）になると、
AND回路174B及び174Dは＊LOAD信号により遮断され、AND
回路174A,174C及び174E並びにOR回路175A及び175Bを通
って、DFF173A,173B及び173CのFF₁,FF₂及びFF₃がDFF176
A,176B及び176Cにそれぞれラッチされる。

LOAD信号がオフ（０レベル）になると、AND回路174A,
174C及び174Eを閉じ、直列変換期間中にDFF173A〜173C
のFF₁〜FF₃がDFF176A〜176Cに入力するのを阻止する。

一方、AND回路174Bおよび174Dはオンとなり、DFF176A
〜176Cとともにシフトレジスタを構成し、DFF176A〜176
CにラッチされたFF₁〜FF₃すなわちZ₁〜Z₃をENCOD3/2Fに
同期して直列に出力し、直列のCODE DATAに変換する
（第２図（ｈ），（ｑ）〜（ｘ）参照）。

以上のようにして、LOAD信号で１−７エンコード回路
13より並列符号データをラッチし、ENCOD3/2に同期した
３ビット単位の直列のCODE DATAに変換する処理が行わ
れる。

（Ｄ）実施例の動作実施例の動作を、第２図〜第４図の各動作波形図を参
照して説明する。

データシフト回路12は、WGTの発生後、制御回路11か
ら入力されたWDATをWCLKに位相同期させ、２ビット単位
でかつ１ビット（１クロック分）ずつシフトした４個の
データX₁,X₂,Y₁及びY₂を発生させる（第２図（ｆ），
（ｇ），（ｈ），（ｌ）〜（ｐ）参照）。

１−７エンコード回路13は、データシフト回路12から
入力されたX₁,X₂,Y₁及びY₂に基づいて公知の（１−７）
RLL符号化処理を行い、３ビット単位の並列符号データZ
₁,Z₂Z₃を出力する。WDATがオール「０」の場合、「X
₁X₂」及び「Y₁Y₂」はともに「00」であり、その場合の
「Z₁Z₂Z₃」は「001」に符号化される（第２図（ｇ），
（ｌ）〜（ｓ）参照）。

システムクロック作成回路15は、VFO3F発生回路14か
らVFO3Fを設け、前述の第６図及び第７図で説明したよ
うにして、VFO3Fにその１クロックずつシフトして同期
する周波数1/2Fの３相の参照クロックVFO1/2FRA,VFO1/2
FRB及びVFO1/2FRC（第２図（ａ），（ｃ）〜（ｅ）及び
第３図（ａ），（ｄ）〜（ｆ）参照）と、VFO3Fを分周
した周波数が3/2FのクロックVO3/2F及びその反転クロッ
ク＊VFO3/2F（第２図及び第３図の（ｂ）参照、ただ
し、＊VFO3/2Fは図示せず）と、同じくVFO3Fにその１ク
ロックずつシフトして同期する周波数が1/2Fで幅が２ク
ロック（２ビット）の６相の同期用クロックVFO1/2FA1,
VFO1/2FB0,VFO1/2FC4,VFO1/2FA6,VFO1/2FB7及びVFO1/2F
C3（第３図（ａ），（ｇ）〜（ｌ）参照）を発生する。

同期化信号発生回路16のDFF161は、制御装置11よりWC
LK及びWGTを受け、WGT発生直後のWCLKの立上り時点Tsに
おいてSYCGTを発生してDFF162A〜162Cの各CL端子に入力
する（第２図（ｆ），（ｈ），（ｉ）参照）。

３段の並列DFF162A,162B及び162Cは、その各Ｄ端子に
システムクロック作成回路15より３相の参照クロックVF
O1/2FRA,VFO1/2FRB及びVFO1/2FRCを受けると、DFF161よ
り入力されたSYCGTの立上り点Tsで各参照クロックの状
態をラッチし、そのラッチされた値を位相選択回路163
に入力する。第２図の場合は、SYCGTの立上り点Tsにお
ける各DFF162A,162B及び162Cの状態は「001」である。

位相選択回路163は、DFF162A〜162Cの状態に対応し
て、６相の同期用クロックを選択する信号SELECT（０〜
７）を発生する。第２図の場合は、DFF162A〜162Cの状
態は「001」であるので、６相の同期用クロックVFO1/2F
A1を選択するSELECT1が出力され、クロック選択回路164
及びエンコードクロック位相検出回路165にそれぞれ供
給される。

クロック選択回路164は、システムクロック作成回路1
5から６相の同期用クロックVFO1/2FA1〜VFO1/2FC3を受
けると、SELECT1に従ってVFO1/2FA1をLOAD信号として選
択し、LOAD回路171に入力する。

一方、エンコードクロック位相検出回路165は、シス
テムクロック作成回路15よりVFO3/2F及び＊VFO3/2Fを受
けると、位相選択回路163から入力されたSELECT1に従っ
て、＊VFO3/2FをENCOD3/2Fとして選定してENCODE DATA
回路172に供給する。

このようにすることにより、SYCGTの立上り点がVFO3F
の如何なる位相において発生しても、LOAD信号及びENCO
D3/2Fが一義的に作成されることは、前述の〔作用〕の
項で表1,表２及び第４図を参照して説明したとおりであ
る。

また、LOLA信号を受けたLOAD回路171により１−７エ
ンコード回路13より並列符号データZ₁〜Z₃の取込みが行
われ、ENCOD3/2F及びLOAD信号を受けたENCOD DATA回路
174により、並列符号データZ₁〜Z₃を直列変換したCODE
DATAが作成されることは、前述の（Ｃ）項で説明した
とおりである。

以上、本発明の一実施例について説明したが、本発明
の各構成はこの実施例の各構成のものに限定されるもの
でなく、種々の変形が可能である。

〔効果〕

以上説明したように、本発明によれば、次の諸効果が
得られる。

（１）２ビット単位で直接WDATを１−７エンコード回
路に取り込むことによりデュテイ比50％のREF1Fを用い
ることなくデータの取込みを行うことができる。

（２） VFO3Fから容易かつ安定に作成できる３相の参
照クロック及び６相の同期用クロックを用いて作成され
るLOAD信号及びENCOD3/2FによりエンコードデータをENC
OD3/2Fに同期化させることができる。

（３）前記（１）及び（２）により、従来よりも簡単
な回路構成でライトデータの取込みを誤りなく行い、か
つ信頼性の高いライトデータ取込み回路を実現すること
ができる。

【図面の簡単な説明】第１図は、本発明の基本構成の説明図、第２図は、本発明及び実施例の動作波形図、第３図は、システムクロック作成回路の動作波形図、第４図（Ａ）は、同期化信号発生回路の動作波形図、第４図（Ｂ）は、同じく同期化信号発生回路の動作波形
図、第５図は、本発明の一実施例の構成の説明図、第６図は、同実施例のシステムクロック作成回路の説明
図、第７図は、同システムクロック作成回路の動作波形図、第８図は、同実施例の同期化回路の説明図、第９図は、従来の（１−７）RLL符号ライトデータ取込
み回路の構成の説明図、第10図は、従来の（１−７）RLL符号ライトデータ取込
み回路の動作波形図、第11図は、従来の（１−７）RLL符号ライトデータ取込
み回路のREF1Fが50％デュティ比であるときの動作波形
図、第12図は、従来の（１−７）RLL符号ライトデータ取込
み回路のREF1Fが50％デュティ比でないときの動作波形
図である。第１図及び第５図において、 11……制御回路、12……データシフト回路、13……１−
７エンコード回路、14……VFO3F発生回路、15……シス
テムクロック作成回路、16……同期化信号発生回路、17
……同期化回路。

Claims

(57)【特許請求の範囲】

【請求項１】基本周波数（1F）のライトクロック（WCL
K）とこのライトクロック（WCLK）に同期して１ビット/
1Fでデータが発生されるライトデータ（WDAT）とライト
ゲート（WGT）を送出力する制御回路（11）と、基本周
波数（1F）の３倍の周波数を有するクロック（VFO3F）
を発生するVFO3F発生回路（14）と、ライトデータ（WDA
T）を（１−７）ランレングス制御符号化を行う１−７
エンコード回路（13）を備え、ライトデータ（WDAT）の
取込みを行うライトデータ取込み回路において、（ａ）制御回路（11）から入力されたライトデータ
（WDAT）をライトクロック（WCLK）に位相同期させ、２
ビット単位でかつ１ビットずつシフトした４個のデータ
（X₁,X₂,Y₁,Y₂）を直接１−７エンコード回路（13）
に、供給するデータシフト回路（12）と、（ｂ） VFO3F発生回路（14）からクロック（VFO3F）を
受け、このクロック（VFO3F）にその１クロックずつシ
フトして同期する周波数1/2Fの３相の参照クロックと、
周波数が3/2Fのクロック（VFO3/2F）及びその反転クロ
ック（＊VFO3/2F）と、クロック（VFO3F）にその１クロ
ックずつシフトして同期する周波数1/2Fで幅が２ビット
の６相の同期用クロックを作成するシステムクロック作
成回路（15）と、（ｃ）制御回路（11）よりライトゲート（WGT）を受
け、システムクロック作成回路（15）より３相の参照ク
ロックと６相の同期用クロックを受け、ライトゲート
（WGT）発生直後のライトクロック（WCLK）の変化点に
おける３相の参照クロックの状態に対応して６相の同期
用クロックの１つに同期した周波数1/2Fのロード（LOA
D）信号と、同じく３相の参照クロックの状態に対応し
てクロック（VFO3/2F）又はその反転クロック（＊VFO3/
2F）の一方に同期した周波数3/2Fのエンコードクロック
（ENCOD3/2F）を発生する同期化信号発生回路（16）
と、（ｄ）同期化信号発生回路（16）よりロード（LOAD）
信号及びエンコードクロック（ENCOD3/2F）を受け、１
−７エンコード回路（13）から入力された並列符号デー
タ（Z₁,Z₂,Z₃）をエンコードクロック（ENCOD3/2F）に
同期した３ビット単位のコードデータ（CODE DATA）に
直列変換する同期化回路（17）、を設けたことを特徴とするライトデータ取込み回路。