JPS5935257A - 状態履歴記憶装置 - Google Patents
状態履歴記憶装置Info
- Publication number
- JPS5935257A JPS5935257A JP57144312A JP14431282A JPS5935257A JP S5935257 A JPS5935257 A JP S5935257A JP 57144312 A JP57144312 A JP 57144312A JP 14431282 A JP14431282 A JP 14431282A JP S5935257 A JPS5935257 A JP S5935257A
- Authority
- JP
- Japan
- Prior art keywords
- trace
- circuit
- bank
- address register
- condition
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
- G06F11/34—Recording or statistical evaluation of computer activity, e.g. of down time, of input/output operation ; Recording or statistical evaluation of user activity, e.g. usability assessment
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は状態履歴記憶装置に関する。
従来、この種の状態履歴記憶装置では、所定の状態履歴
記憶（以後トレース又はトレーサと呼ぶ）条件を検出す
る毎に、このときの装置内部状態を逐次記憶し、トレー
ス停止条件を検出すると直ちにトレース動作を終了する
ものであった。
記憶（以後トレース又はトレーサと呼ぶ）条件を検出す
る毎に、このときの装置内部状態を逐次記憶し、トレー
ス停止条件を検出すると直ちにトレース動作を終了する
ものであった。
第１図にその概略ブロック図を示す。第１図において外
部装置からのトレース開始信号１２１を検出すると、制
御回路１２０はトレース条件検出回路１１０によってト
レース条件が検出されるたびに、アドレスレジスタ１４
（ｌ更新するとともに、被嵌ａｌｌ ！置の状態情報１
３１をアドレスレジスタ１４０で指示される記憶回路１
３０の番地に書込む。停止条件検出回路１００は外部入
力信号１０１からトレース動作を終了するための停止条
件を検出する。該停止条件が検出されると、制御回路１
２０は直ちに記憶回路１３０に対する書込み信号１２２
の発生を抑止するとともに、アドレスレジスタ１４０の
更新を停止する。すなわち、そのトレース動作を終了す
る。その後外部挟置の制御によりトレーサ読出しモード
に入る。トレーサ情報を読み出した後１次のトレース動
作を行なわせる為にトレース開始信号により再度トレー
ス開始を指示する。
部装置からのトレース開始信号１２１を検出すると、制
御回路１２０はトレース条件検出回路１１０によってト
レース条件が検出されるたびに、アドレスレジスタ１４
（ｌ更新するとともに、被嵌ａｌｌ ！置の状態情報１
３１をアドレスレジスタ１４０で指示される記憶回路１
３０の番地に書込む。停止条件検出回路１００は外部入
力信号１０１からトレース動作を終了するための停止条
件を検出する。該停止条件が検出されると、制御回路１
２０は直ちに記憶回路１３０に対する書込み信号１２２
の発生を抑止するとともに、アドレスレジスタ１４０の
更新を停止する。すなわち、そのトレース動作を終了す
る。その後外部挟置の制御によりトレーサ読出しモード
に入る。トレーサ情報を読み出した後１次のトレース動
作を行なわせる為にトレース開始信号により再度トレー
ス開始を指示する。
一般に、トレーサ情報を読出す装置は保守診断装置等が
行うため被観測装置に比べて処理速度がおそい。従って
、読出しを行っている間１次の停止条件が検出されるケ
ースは十分子想出米る。
行うため被観測装置に比べて処理速度がおそい。従って
、読出しを行っている間１次の停止条件が検出されるケ
ースは十分子想出米る。
この様に、従来では停止条件が成立してから再度トレー
ス開始を行うまでの間、つまり読出し動作中はトレース
動作が行なえなかった。これは短時間内で複数回の事象
が起った場合の保守診断及びデバグに支障を与えていた
。
ス開始を行うまでの間、つまり読出し動作中はトレース
動作が行なえなかった。これは短時間内で複数回の事象
が起った場合の保守診断及びデバグに支障を与えていた
。
本発明の目的は、トレーサを複数のバンクに分割し、所
定の停止条件が検出されたら直ちに今まで行っていたバ
ンク内でのトレース動作を終了し。
定の停止条件が検出されたら直ちに今まで行っていたバ
ンク内でのトレース動作を終了し。
別のバンクでトレース動作を開始することにより、上記
欠点を解決し、被観測装置に対する保守診断及びデバグ
処理が容易にかつ高速に行える装置を提供することにあ
る。
欠点を解決し、被観測装置に対する保守診断及びデバグ
処理が容易にかつ高速に行える装置を提供することにあ
る。
本発明の装置は複数の記憶領域から成る複数のバンクに
分割された記憶回路と、該記憶回路の前記バンク内での
記憶領域のアドレスを指示する第１のアドレスレジスタ
と、前記バンクのアドレス全指示する第２のアドレスレ
ジスタと、＠記記憶回路へ前記装置内部の状態を記憶す
る時機を検出する第１の検出回路と、前記バンクの切替
え時機を検出する第２の検出回路と、前記第１の検出回
路出力に基いて前記記憶回路の書込みと第１のアドレス
レジスタの更新を行ないｂ Ｍｌ記第２の検出回路の出
力に基いて第２のアドレスレジスタを更新する制御回路
とを含んで構成される。
分割された記憶回路と、該記憶回路の前記バンク内での
記憶領域のアドレスを指示する第１のアドレスレジスタ
と、前記バンクのアドレス全指示する第２のアドレスレ
ジスタと、＠記記憶回路へ前記装置内部の状態を記憶す
る時機を検出する第１の検出回路と、前記バンクの切替
え時機を検出する第２の検出回路と、前記第１の検出回
路出力に基いて前記記憶回路の書込みと第１のアドレス
レジスタの更新を行ないｂ Ｍｌ記第２の検出回路の出
力に基いて第２のアドレスレジスタを更新する制御回路
とを含んで構成される。
次に本発明の実施例を図面全診照して説明する。
第２図に本発明の一実施例のブロック図を示す。
外部装置からのトレース開始信号１２１を検出すると、
制御回路１２０はトレース条件検出回路１１０によって
トレース条件が検出されるたびに、パンク内アドレスレ
ジスタ１５０ ｆ：更新するとともに、被観測装置の状
態情報１３１をバンク内アドレスレジスタ１５０及びバ
ンクアドレスレジスタ１６０で指示される記憶回路１３
０鏝地に書込む。停止条件検出回路１００は外部入力信
号１０１からそのバンク内でのトレース動作を終了し、
他のバンクでトレース動作を開始するための条件を検出
する。該停止条件が検出されると、制御回路１２０は直
ちにパンクアドレスレジスタ１６０を更新する。すなわ
ち、今まで行っていたバンクでのトレース動作を終了し
、他のバンクでトレース動作を開始する。この様に停止
条件が生じる度にバンク？切替えてトレース動作を行な
う。
制御回路１２０はトレース条件検出回路１１０によって
トレース条件が検出されるたびに、パンク内アドレスレ
ジスタ１５０ ｆ：更新するとともに、被観測装置の状
態情報１３１をバンク内アドレスレジスタ１５０及びバ
ンクアドレスレジスタ１６０で指示される記憶回路１３
０鏝地に書込む。停止条件検出回路１００は外部入力信
号１０１からそのバンク内でのトレース動作を終了し、
他のバンクでトレース動作を開始するための条件を検出
する。該停止条件が検出されると、制御回路１２０は直
ちにパンクアドレスレジスタ１６０を更新する。すなわ
ち、今まで行っていたバンクでのトレース動作を終了し
、他のバンクでトレース動作を開始する。この様に停止
条件が生じる度にバンク？切替えてトレース動作を行な
う。
尚１本装置のトレース動作停止及びトレース情報の読出
しは外部装置から行なわれ、これらの詳細については省
略する。
しは外部装置から行なわれ、これらの詳細については省
略する。
本発明には以上説明したように、記憶回路を複数のバン
クに構成することによシ、複数回生じる５− 事象に対するトレースが可能となるという効果がある。
クに構成することによシ、複数回生じる５− 事象に対するトレースが可能となるという効果がある。
第１図は従来のもののブロック図、第２図は本発明の一
実施例のブロック図である。 １００・・・・・・停止条件検出回路、１１０・・・・
・・トレース条件検出回路、１２０・・・・・・制御回
路、１３０・・・・・・記憶回路、１４０・・・・・・
アドレスレジスタ、１５０・・・・・・バンク内アドレ
スレジスタ、１６０・・・・・・パンクアドレスレジス
タ。 −６＝
実施例のブロック図である。 １００・・・・・・停止条件検出回路、１１０・・・・
・・トレース条件検出回路、１２０・・・・・・制御回
路、１３０・・・・・・記憶回路、１４０・・・・・・
アドレスレジスタ、１５０・・・・・・バンク内アドレ
スレジスタ、１６０・・・・・・パンクアドレスレジス
タ。 −６＝
Claims (1)
- 複数の記憶領域から成る複数のバンクに分割された記憶
回路と、該記憶回路の前記バンク内での記憶させる時機
ｔ−検出する１１の検出回路と、前記バンクの切替え時
機を噴出する第２の検出回路と、前記＠１の検出回路出
力に基いて前記記憶回路の曹込みと第１のアドレスレジ
スタの更新を行ない前記第２の検出回路の出力に基いて
第２のアドレスレジスタを更新する制御回路とを含むこ
とを特徴とする状態履歴記憶痰置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57144312A JPS5935257A (ja) | 1982-08-20 | 1982-08-20 | 状態履歴記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57144312A JPS5935257A (ja) | 1982-08-20 | 1982-08-20 | 状態履歴記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5935257A true JPS5935257A (ja) | 1984-02-25 |
Family
ID=15359154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57144312A Pending JPS5935257A (ja) | 1982-08-20 | 1982-08-20 | 状態履歴記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5935257A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0855043A (ja) * | 1994-08-10 | 1996-02-27 | Tekutomu:Kk | メモリのアクセス状態の比較によるデバッグ・解析方法 |
-
1982
- 1982-08-20 JP JP57144312A patent/JPS5935257A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0855043A (ja) * | 1994-08-10 | 1996-02-27 | Tekutomu:Kk | メモリのアクセス状態の比較によるデバッグ・解析方法 |
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