JPS593501A - 制御装置 - Google Patents
制御装置Info
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- JPS593501A JPS593501A JP57114274A JP11427482A JPS593501A JP S593501 A JPS593501 A JP S593501A JP 57114274 A JP57114274 A JP 57114274A JP 11427482 A JP11427482 A JP 11427482A JP S593501 A JPS593501 A JP S593501A
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- JP
- Japan
- Prior art keywords
- output
- cpu
- timer
- processing unit
- central processing
- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
- G06F11/0757—Error or fault detection not based on redundancy by exceeding limits by exceeding a time limit, i.e. time-out, e.g. watchdogs
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- Engineering & Computer Science (AREA)
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- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Retry When Errors Occur (AREA)
- Safety Devices In Control Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は中央処理装置（以下ＣＰＵと称する。）を備え
、内燃機関等の制御に用いられる制御装置に関するもの
である。
、内燃機関等の制御に用いられる制御装置に関するもの
である。
近年、内燃機関等の制御装置としてＣＰＵを備えた制御
装置が用いられておシ、とのＣＰＵは周知のように予め
記憶手段に定められた手順に従って入力条件に応じた演
算を行うとともに少くとも一つ以上の制御対象に対して
制御出力を行うのが通例である。ところで、例えば内燃
機関の制御装置に用いられるＣＰＵは使用上強電磁界の
存在する地域を走行したりあるいは同−車両内において
強電磁界を発生する機器と近接して設置される場合が少
くない。このため、ＣＰＵは一時的な強電磁界によって
誤動作することがあり、このような場合には予め記憶り
段に定められた手順に従えなくなり、出力が不定となっ
て制御対象の動作が異常になるといった不具合が生じた
。そこで、従来ではこのような不具合を解消するためＣ
ＰＵが正常に動作しているか否かを判定する外部回路を
設け、この外部回路がＣＰＵの異常を検出すると該回路
からＣＰＵの初期起動端子（以下Ｒｅ５ｅｔ端子と称す
る。）に信号を加えてＣＰＵが予め記憶手段に定められ
た手順の最初から実行できるように再起動を行い、一時
的な要因による誤動作が永久に接続することがないよう
にしていた。
装置が用いられておシ、とのＣＰＵは周知のように予め
記憶手段に定められた手順に従って入力条件に応じた演
算を行うとともに少くとも一つ以上の制御対象に対して
制御出力を行うのが通例である。ところで、例えば内燃
機関の制御装置に用いられるＣＰＵは使用上強電磁界の
存在する地域を走行したりあるいは同−車両内において
強電磁界を発生する機器と近接して設置される場合が少
くない。このため、ＣＰＵは一時的な強電磁界によって
誤動作することがあり、このような場合には予め記憶り
段に定められた手順に従えなくなり、出力が不定となっ
て制御対象の動作が異常になるといった不具合が生じた
。そこで、従来ではこのような不具合を解消するためＣ
ＰＵが正常に動作しているか否かを判定する外部回路を
設け、この外部回路がＣＰＵの異常を検出すると該回路
からＣＰＵの初期起動端子（以下Ｒｅ５ｅｔ端子と称す
る。）に信号を加えてＣＰＵが予め記憶手段に定められ
た手順の最初から実行できるように再起動を行い、一時
的な要因による誤動作が永久に接続することがないよう
にしていた。
上記のような従来の内燃機関用制御装置を第１図に示す
。図において、１は予め定められた演算手順が格納され
る不揮発性記憶手段、演算子一段、演算処理における中
間値又は最終値を読み取シ書き込み可能な記憶手段およ
び入出力ボート等を内蔵したＣＰＵで、ＣＰＵＩは入力
端子としてＲｅ５ｅｔ端子を有するとともに出力端子と
してＰＯＷ、ＰＯＧ 。
。図において、１は予め定められた演算手順が格納され
る不揮発性記憶手段、演算子一段、演算処理における中
間値又は最終値を読み取シ書き込み可能な記憶手段およ
び入出力ボート等を内蔵したＣＰＵで、ＣＰＵＩは入力
端子としてＲｅ５ｅｔ端子を有するとともに出力端子と
してＰＯＷ、ＰＯＧ 。
ＰＯＣの各端子を有する。２は該制御装置に電源を印加
した際に一過性の信号を出力するパワーオンリセット部
（以下ＦＯＲと称する。）、３はＰＯＷ端子の出力を入
力され、ＣＰＵＩが正常に動作しているか否かを判定す
るウォッチドッグタイマ部（第１の時限手段、以後ＷＤ
Ｔと称する。）、４はＰＯＲ２の出力およびＷＤＴ３の
出力を入力されるとともに出力をＲｅ５ｅｔ端子に入力
するＯＲ手段、７はＰＯＧ端子の出力およびＯＲ手段４
の出力を入力されるＮＯＲ手段、６はＰＯＣ端子の出力
およびＮＯＲ手段７の出力を入力されるとともに出力を
内燃機関における制御対象５に入力するＡＮＤ手段であ
る。
した際に一過性の信号を出力するパワーオンリセット部
（以下ＦＯＲと称する。）、３はＰＯＷ端子の出力を入
力され、ＣＰＵＩが正常に動作しているか否かを判定す
るウォッチドッグタイマ部（第１の時限手段、以後ＷＤ
Ｔと称する。）、４はＰＯＲ２の出力およびＷＤＴ３の
出力を入力されるとともに出力をＲｅ５ｅｔ端子に入力
するＯＲ手段、７はＰＯＧ端子の出力およびＯＲ手段４
の出力を入力されるＮＯＲ手段、６はＰＯＣ端子の出力
およびＮＯＲ手段７の出力を入力されるとともに出力を
内燃機関における制御対象５に入力するＡＮＤ手段であ
る。
次に上記装置の動作を第２図のタイミングチャートを用
いて説明する。ｆず、この制御装置に電源が印加される
と第２図に）に示すようにＦＯＲ２は一過性のｒＨＪ信
号を出力し、このためＯＲ手段４を介してＲｅ５ｅｔ端
子にｒＨＪ信号が加えられ、これによってＣＰＵＩは初
期起動するとともに各出力端子ＰＯＷ、ＰＯＧ、ＰＯＣ
はｒＬＪとなる。初期起動後、ＣＰＵＩは予め定められ
た手順に従って図示しない入力に応じて演算を行い、Ｐ
ＯＣ端子から制御対象５に対する制御信号を出力するが
、第２図（へ）に示すように入力に応じた制御信号を演
算するのに要する演算時間△ｔの間は制御信号が不定と
なる。
いて説明する。ｆず、この制御装置に電源が印加される
と第２図に）に示すようにＦＯＲ２は一過性のｒＨＪ信
号を出力し、このためＯＲ手段４を介してＲｅ５ｅｔ端
子にｒＨＪ信号が加えられ、これによってＣＰＵＩは初
期起動するとともに各出力端子ＰＯＷ、ＰＯＧ、ＰＯＣ
はｒＬＪとなる。初期起動後、ＣＰＵＩは予め定められ
た手順に従って図示しない入力に応じて演算を行い、Ｐ
ＯＣ端子から制御対象５に対する制御信号を出力するが
、第２図（へ）に示すように入力に応じた制御信号を演
算するのに要する演算時間△ｔの間は制御信号が不定と
なる。
このため、ＣＰＵＩは△ｔの間は第２図（ホ）に示すよ
うにＰＯＧ端子から［−Ｈ」信号を出し、これによって
ＮＯＲ手段７の出力は１−ＬＪとな夛、ＡＮＤ手段６の
出力がｒＬＪとなって制御信号は制御対象５に加わらな
い。
うにＰＯＧ端子から［−Ｈ」信号を出し、これによって
ＮＯＲ手段７の出力は１−ＬＪとな夛、ＡＮＤ手段６の
出力がｒＬＪとなって制御信号は制御対象５に加わらな
い。
この△を以後はＰＯＧ端子の出力はｒＬＪとなるのでＡ
ＮＤ手段６の出力が田」となシ、制御信号が制御対象５
に加わる。又、ＣＰＵ１が予め定められた手順に従って
正しく演算処理を行っている間はＰＯＷ端子からは所定
時間以内に田」とｒＬＪが反転する信号が出力される。
ＮＤ手段６の出力が田」となシ、制御信号が制御対象５
に加わる。又、ＣＰＵ１が予め定められた手順に従って
正しく演算処理を行っている間はＰＯＷ端子からは所定
時間以内に田」とｒＬＪが反転する信号が出力される。
ＷＤＴ３はＰＯＷ端子の出力が反転する毎にトリガされ
てＴ。秒間のｒＬＪ出力を行う再トリガ可能な単安定発
振器を含んで構成さ−れ、例えば第２図（ロ）に示すよ
うにＰＯＷ端子の反転出力がＴ。秒間とだえると、第２
図（ハ）に示すようにｒＨＪ出力を行う。ＷＤＴ３の時
限１０秒間はＣＰＵＩのｐｏｗ端子の反転周期より長く
しであるため、ＣＰＵ１が予め定められた手順に従って
正常に演算処理を行っている間はＷＤＴ３の出力が川」
となることはないが、強電磁界等によシ誤動作してＰＯ
Ｗ端子の出力が反転できなくなるとＴ。秒後にはＷＤＴ
３の出力がｒＨＪとなり、ＯＲ手段４を介してＣＰＵＩ
のＲｅ５ｅｔ端子に［１月信号が加わり、ＣＰＵＩは再
起動されて正規の演算手順に復帰すΣ。このように従来
装置ではＣＰＵＩの動作を監視するＷＤＴ３の出力によ
シＣＰＵＩの再起動を行っている。ために一時的な強電
磁界等により誤動作が永久に持続することはない。
てＴ。秒間のｒＬＪ出力を行う再トリガ可能な単安定発
振器を含んで構成さ−れ、例えば第２図（ロ）に示すよ
うにＰＯＷ端子の反転出力がＴ。秒間とだえると、第２
図（ハ）に示すようにｒＨＪ出力を行う。ＷＤＴ３の時
限１０秒間はＣＰＵＩのｐｏｗ端子の反転周期より長く
しであるため、ＣＰＵ１が予め定められた手順に従って
正常に演算処理を行っている間はＷＤＴ３の出力が川」
となることはないが、強電磁界等によシ誤動作してＰＯ
Ｗ端子の出力が反転できなくなるとＴ。秒後にはＷＤＴ
３の出力がｒＨＪとなり、ＯＲ手段４を介してＣＰＵＩ
のＲｅ５ｅｔ端子に［１月信号が加わり、ＣＰＵＩは再
起動されて正規の演算手順に復帰すΣ。このように従来
装置ではＣＰＵＩの動作を監視するＷＤＴ３の出力によ
シＣＰＵＩの再起動を行っている。ために一時的な強電
磁界等により誤動作が永久に持続することはない。
しかるに、ＣＰＵＩが故障等により定常的に正常な演算
処理ができない場合には、ＷＤＴ３の出力によ、！１）
ＣＰＵＩが再起動された後に再びＴ。秒後にＣＰＵＩは
再起動されることになり、との１０秒間においては第２
図（ホ）、（へ）に示すようにＰＯＧおよびＰＯＣ端子
からの出力は不定であシ、制御対象５はＴ。秒間の異常
な制御をサイクリックに行われることになる。
処理ができない場合には、ＷＤＴ３の出力によ、！１）
ＣＰＵＩが再起動された後に再びＴ。秒後にＣＰＵＩは
再起動されることになり、との１０秒間においては第２
図（ホ）、（へ）に示すようにＰＯＧおよびＰＯＣ端子
からの出力は不定であシ、制御対象５はＴ。秒間の異常
な制御をサイクリックに行われることになる。
本発明は上記の従来の欠点を除去するために成されたも
のであり、ＣＰＵの一時的な誤動作が永久に持続するこ
とがなく、又ＣＰＵが定常的に正常な演算処理ができな
いときには制御信号が制御対象に加わらないようにして
フ王イルセイフの設定を容易にした制御装置を提供する
ことを目的とする。
のであり、ＣＰＵの一時的な誤動作が永久に持続するこ
とがなく、又ＣＰＵが定常的に正常な演算処理ができな
いときには制御信号が制御対象に加わらないようにして
フ王イルセイフの設定を容易にした制御装置を提供する
ことを目的とする。
以下本発明の実施例を図−とともに説明する。
第３図において、８はＯＲ手段４の出力を加えられるタ
イマで、タイマ８はＯＲ手段４の出力が問からｒＬＪに
反転したときにトリガされて’Ｌ （Ｔ＋ ＞ Ｔｏ
）秒間ｒＬＪ出力を行う再トリガ可能な単安定発振器を
含んで構成されている。又、ＣＰＵＩはＲｅ５ｅｔ 。
イマで、タイマ８はＯＲ手段４の出力が問からｒＬＪに
反転したときにトリガされて’Ｌ （Ｔ＋ ＞ Ｔｏ
）秒間ｒＬＪ出力を行う再トリガ可能な単安定発振器を
含んで構成されている。又、ＣＰＵＩはＲｅ５ｅｔ 。
ｐｏｃ、ｐｏｗの各端子を有しておシ、ＡＮＤ手段６は
ＰＯＣ端子の出力とタイマ８の出力を入力される。
ＰＯＣ端子の出力とタイマ８の出力を入力される。
他の構成は従来と同様である。
次に上記装置の動作を第４図を用いて説明する。
まず、従来と同じく該装置に電源が印加されるとＦＯＲ
２は第４図←）に示すように一過性のｒＨＪ信号を出力
し、ＯＲ手段４を介してＲｅ５ｅｔ端子にｒＨＪ信号が
加わってＣＰＵＩは初期起動される。ＣＰＵＩは内蔵の
不揮発性記憶手段に予め定められた手順に従って演算処
理を行い、ＰＯＣ端子から制御信号を出力するとともに
ＰＯＷ端子から所定時間内にｒＨＪとｒＬＪが反転する
信号を出力する。又、ＷＤＴ３の時限Ｔ。秒はＰＯＷ端
子の出力の反転周期より長くしである。一方、タイマ８
はＯＲ手段４の出力がｒＨＪから「■７」に反転したと
きにトリガされ、１５秒後にｒＨＪとなるため、ＰＯＣ
端子からの制御信号はタイマ８の出力がｒＨＪとなって
はじめて制御対象５に加わる。ここで、ＣＰＵＩが一時
的な強電磁界等により誤動作してＰＯＷ端子の出力の反
転がなくなる４を介してＣＰＵＩは再起動され正規の演
算手順に復帰するため、強電磁界等がなくなると制御対
象５は正常に制御される。次にＣＰＵＩが故障等によシ
定常的に正規の演算処理ができない場合には、ＷＤＴ３
の出力によｆｉｃＰＵｌは再起動された後に、再びＣＰ
ＵＩはＴ。秒後にＷＤＴ３の出力により再起動されるが
、タイマ８はＣＰＵＩが再起動された後Ｔ、秒間はｒＬ
Ｊ出力であり、ｐｏｃ端子からの制御信号は制御対象５
にＴ１秒間は加わらない。しかも、Ｔ、 ＞ Ｔ。
２は第４図←）に示すように一過性のｒＨＪ信号を出力
し、ＯＲ手段４を介してＲｅ５ｅｔ端子にｒＨＪ信号が
加わってＣＰＵＩは初期起動される。ＣＰＵＩは内蔵の
不揮発性記憶手段に予め定められた手順に従って演算処
理を行い、ＰＯＣ端子から制御信号を出力するとともに
ＰＯＷ端子から所定時間内にｒＨＪとｒＬＪが反転する
信号を出力する。又、ＷＤＴ３の時限Ｔ。秒はＰＯＷ端
子の出力の反転周期より長くしである。一方、タイマ８
はＯＲ手段４の出力がｒＨＪから「■７」に反転したと
きにトリガされ、１５秒後にｒＨＪとなるため、ＰＯＣ
端子からの制御信号はタイマ８の出力がｒＨＪとなって
はじめて制御対象５に加わる。ここで、ＣＰＵＩが一時
的な強電磁界等により誤動作してＰＯＷ端子の出力の反
転がなくなる４を介してＣＰＵＩは再起動され正規の演
算手順に復帰するため、強電磁界等がなくなると制御対
象５は正常に制御される。次にＣＰＵＩが故障等によシ
定常的に正規の演算処理ができない場合には、ＷＤＴ３
の出力によｆｉｃＰＵｌは再起動された後に、再びＣＰ
ＵＩはＴ。秒後にＷＤＴ３の出力により再起動されるが
、タイマ８はＣＰＵＩが再起動された後Ｔ、秒間はｒＬ
Ｊ出力であり、ｐｏｃ端子からの制御信号は制御対象５
にＴ１秒間は加わらない。しかも、Ｔ、 ＞ Ｔ。
としているため、Ｔｏ秒間発生するＰＯＣ端子からの誤
制御信号は決して制御対象５に加わることがない。
制御信号は決して制御対象５に加わることがない。
以上のように本発明においては、ＣＰＵの一時的な誤動
作の場合には第１の時限装置によりこれを検出してＣＰ
Ｕを初期起動状態に復帰させておシ、誤動作の原因がな
くなれば直ちに正常状態に復帰する。又、第２の時限装
置の出力が生じることによ、りＣＰＵの制御信号は制御
対象に加わるが、第２の時限装置の時限は第１の時限装
置よシ長いので、一時的又は定常的にＣＰＵが誤動作し
ている場合には第２の時限装置には出力が生じず、誤動
作中のＣＰＵからの誤制御信号は制御対象には加わらな
い。
作の場合には第１の時限装置によりこれを検出してＣＰ
Ｕを初期起動状態に復帰させておシ、誤動作の原因がな
くなれば直ちに正常状態に復帰する。又、第２の時限装
置の出力が生じることによ、りＣＰＵの制御信号は制御
対象に加わるが、第２の時限装置の時限は第１の時限装
置よシ長いので、一時的又は定常的にＣＰＵが誤動作し
ている場合には第２の時限装置には出力が生じず、誤動
作中のＣＰＵからの誤制御信号は制御対象には加わらな
い。
従って、制御対象のフェイルセイフの設定を容易に行う
ことができ、しかも簡単な構成で安価な制ａ装置が得ら
れる。
ことができ、しかも簡単な構成で安価な制ａ装置が得ら
れる。
ｌ・・・中央処理装置、２・・・パワーオンリセット部
、３・・・ウォッチドッグタイマ部、４・・・ＯＲ手段
、５・・・制御対象、６・・・ＡＮＤ手段、８・・・タ
イマ。 尚、図中同一符号は同−又は相当部分を示す。 代理人 葛 野 信 − 牙１図 オ ２ 図 イ ρｏｃ ｆｔ靜ゆＩ基若 ｆｔ、
” （定第３ｒＩ！Ｊ 第４図 ＰＯＣＦｌｌ： 隼’Ｉｆゴｐ
イｉ青ｔ手続補正書（自発〕 ２、発明の名称 制御装置 ３、補正をする者 名 称 （６０１）三菱電機株式会社代表者片山仁八
部 ４、代理人 住 所 東京都千代田区丸の内二丁目２番３号５
、 補正の対象 明細書の発明の詳細な説明の欄。 ６、 補正の内容 第３頁第１３行の「有する。」の後に「ここで、ｐｏｗ
はウォッチドッグタイマ用のポート出力、ＰＯＧはゲー
ト制御用のポート出力、ＰＯＣは制御用のポート出力端
子の略称である。」を加入する。 以 上
、３・・・ウォッチドッグタイマ部、４・・・ＯＲ手段
、５・・・制御対象、６・・・ＡＮＤ手段、８・・・タ
イマ。 尚、図中同一符号は同−又は相当部分を示す。 代理人 葛 野 信 − 牙１図 オ ２ 図 イ ρｏｃ ｆｔ靜ゆＩ基若 ｆｔ、
” （定第３ｒＩ！Ｊ 第４図 ＰＯＣＦｌｌ： 隼’Ｉｆゴｐ
イｉ青ｔ手続補正書（自発〕 ２、発明の名称 制御装置 ３、補正をする者 名 称 （６０１）三菱電機株式会社代表者片山仁八
部 ４、代理人 住 所 東京都千代田区丸の内二丁目２番３号５
、 補正の対象 明細書の発明の詳細な説明の欄。 ６、 補正の内容 第３頁第１３行の「有する。」の後に「ここで、ｐｏｗ
はウォッチドッグタイマ用のポート出力、ＰＯＧはゲー
ト制御用のポート出力、ＰＯＣは制御用のポート出力端
子の略称である。」を加入する。 以 上
Claims (1)
- （１）予め記憶手段に定められた手順に従って入力条件
に応じた演算を行うとともに制御対象に対して制御信号
を出力しかつ正常動作時に正常動作信号を出力する中央
処理装置を備えた制御装置−において、電源印加時に出
力を出しこの出力を中央処理装置に加えて中央処理装置
を初期起動させる初期起動部と、前記正常動作信号が所
定時間とだえたことを検出しこの検出信号を中央処理装
置に加えて中央処理装置を初期起動させる第１の時限手
段と、初期起動部および第１の時限手段の出力を加えら
れるとともに第１の時限手段より時限が長い第２の時限
手段を備え、第２の時限手段に出力が生じたことを条件
として中央処理装置から制御対象に制御信号を加えるよ
うにしたことを特徴とする制御装置Ｗ０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57114274A JPS593501A (ja) | 1982-06-29 | 1982-06-29 | 制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57114274A JPS593501A (ja) | 1982-06-29 | 1982-06-29 | 制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS593501A true JPS593501A (ja) | 1984-01-10 |
Family
ID=14633714
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57114274A Pending JPS593501A (ja) | 1982-06-29 | 1982-06-29 | 制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS593501A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63137301A (ja) * | 1986-11-14 | 1988-06-09 | ローベルト・ボツシユ・ゲゼルシヤフト・ミツト・ベシユレンクテル・ハフツング | コンピュータ制御―操作装置の監視方法及び監視回路装置 |
| JPH01113704U (ja) * | 1988-01-26 | 1989-07-31 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5629741A (en) * | 1979-08-16 | 1981-03-25 | Mitsubishi Electric Corp | Undesired signal preventing circuit for programmable lsi |
| JPS5750004A (en) * | 1980-09-08 | 1982-03-24 | Honda Motor Co Ltd | Fault compensation device for electronic circuit |
-
1982
- 1982-06-29 JP JP57114274A patent/JPS593501A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5629741A (en) * | 1979-08-16 | 1981-03-25 | Mitsubishi Electric Corp | Undesired signal preventing circuit for programmable lsi |
| JPS5750004A (en) * | 1980-09-08 | 1982-03-24 | Honda Motor Co Ltd | Fault compensation device for electronic circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63137301A (ja) * | 1986-11-14 | 1988-06-09 | ローベルト・ボツシユ・ゲゼルシヤフト・ミツト・ベシユレンクテル・ハフツング | コンピュータ制御―操作装置の監視方法及び監視回路装置 |
| JPH01113704U (ja) * | 1988-01-26 | 1989-07-31 |
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