JPH02183821A - 外部情報記憶装置 - Google Patents
外部情報記憶装置Info
- Publication number
- JPH02183821A JPH02183821A JP1002757A JP275789A JPH02183821A JP H02183821 A JPH02183821 A JP H02183821A JP 1002757 A JP1002757 A JP 1002757A JP 275789 A JP275789 A JP 275789A JP H02183821 A JPH02183821 A JP H02183821A
- Authority
- JP
- Japan
- Prior art keywords
- cpu
- external information
- reset
- circuit
- restart
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005856 abnormality Effects 0.000 claims abstract description 18
- 230000015654 memory Effects 0.000 abstract description 14
- 230000006870 function Effects 0.000 abstract description 12
- 238000001514 detection method Methods 0.000 abstract description 9
- 238000000034 method Methods 0.000 abstract 2
- 230000002159 abnormal effect Effects 0.000 abstract 1
- 230000000717 retained effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、電源投入時のみ外部情報入力が可能なシステ
ムの外部情報記憶装置に関し、特に、システム稼働中に
ＣＰＵが自動的にリセットされた時に外部情報がクリア
されないようにしたものに関する。
ムの外部情報記憶装置に関し、特に、システム稼働中に
ＣＰＵが自動的にリセットされた時に外部情報がクリア
されないようにしたものに関する。
〈従来の技術〉
例えば、近年の鉄道信号保安機器等では、交通の高密度
化等に対処するためコンピュータを用いた制御システム
を大幅に導入している。
化等に対処するためコンピュータを用いた制御システム
を大幅に導入している。
このような制御システムにおいて、システム内の装置を
保護するため再立上げ機能を備えたものがある。これは
、例えば外来ノイズ等の予期しないノイズの侵入により
ＣＰＵが誤動作した七きに、これをシステム自身で検出
しＣＰＵを自動的にリセットして初期状態に戻した後、
再度システムを稼働させるようにしたものである（特願
昭６１３９５７８号等参照）。
保護するため再立上げ機能を備えたものがある。これは
、例えば外来ノイズ等の予期しないノイズの侵入により
ＣＰＵが誤動作した七きに、これをシステム自身で検出
しＣＰＵを自動的にリセットして初期状態に戻した後、
再度システムを稼働させるようにしたものである（特願
昭６１３９５７８号等参照）。
〈発明が解決しようとする課題〉
ところで、このようなコンピュータを用いた制御システ
ムでは、システム立上げ時に必ずメモリに記憶されてい
る外部情報のクリアも含めたイニシャル処理を行うのが
一般的である。従って、前述の再立上げ機能を備えた従
来システムにあっては、システム稼働中に前述の再立上
げ機能が働いてＣＰＵがリセットされイニシャル処理が
実行されると、メモリ内の外部情報がクリアされるため
、ごの時には再度外部から情報を入力する必要がある。
ムでは、システム立上げ時に必ずメモリに記憶されてい
る外部情報のクリアも含めたイニシャル処理を行うのが
一般的である。従って、前述の再立上げ機能を備えた従
来システムにあっては、システム稼働中に前述の再立上
げ機能が働いてＣＰＵがリセットされイニシャル処理が
実行されると、メモリ内の外部情報がクリアされるため
、ごの時には再度外部から情報を入力する必要がある。
このため、外部情報の入力が電源投入時以外不可能な制
御システムでは、再立上げ機能を付加した場合、再立上
げ機能が作動したときに外部情報が入力できないという
不具合が生じる。
御システムでは、再立上げ機能を付加した場合、再立上
げ機能が作動したときに外部情報が入力できないという
不具合が生じる。
本発明は上記の事情に鑑みなされたもので、電源投入時
のみ外部情報の入力が可能な制御システムでも再立上げ
機能が付加できるように、再立上げ時のイニシャル処理
の際にはメモリ内の外部情報がクリアされないようにし
た外部情報記憶装置を提供することを目的とする。
のみ外部情報の入力が可能な制御システムでも再立上げ
機能が付加できるように、再立上げ時のイニシャル処理
の際にはメモリ内の外部情報がクリアされないようにし
た外部情報記憶装置を提供することを目的とする。
く課題を解決するための手段〉
このため、本発明は、システム稼働中に異常が発生した
時にＣＰＵにリセット信号を出力してＣＰＵを自動的に
再度立上げる再立上げ手段を備えると共に、電源投入時
のみ外部情報の入力が可能なシステムにおいて、入力さ
れた外部情報を記憶する情報記憶手段と、ＣＰＵがリセ
・ントされた時に前記再立上げ手段の動作状態に基づい
てシステム電源投入によるリセットか再立上げ手段によ
るリセットかを判定する判定手段と、該判定手段が再立
上げ手段によるリセットと判定した時ＣＰ Ｕリセット
に伴う前記情報記ｉ、α手段に記憶されている外部情報
のクリア動作を停止させる情報クリア動作停止手段とを
備える構成とした。
時にＣＰＵにリセット信号を出力してＣＰＵを自動的に
再度立上げる再立上げ手段を備えると共に、電源投入時
のみ外部情報の入力が可能なシステムにおいて、入力さ
れた外部情報を記憶する情報記憶手段と、ＣＰＵがリセ
・ントされた時に前記再立上げ手段の動作状態に基づい
てシステム電源投入によるリセットか再立上げ手段によ
るリセットかを判定する判定手段と、該判定手段が再立
上げ手段によるリセットと判定した時ＣＰ Ｕリセット
に伴う前記情報記ｉ、α手段に記憶されている外部情報
のクリア動作を停止させる情報クリア動作停止手段とを
備える構成とした。
く作用〉
上記の構成において、情報記憶手段は、電源投入時に入
力される外部情報を記憶する。判定手段は、ＣＰＵがリ
セットされるとそのリセツ１−が電源の投入によるもの
か又は再立上げ手段によるものかを再立上げ手段の動作
状態を調べ一ζ判定する。
力される外部情報を記憶する。判定手段は、ＣＰＵがリ
セットされるとそのリセツ１−が電源の投入によるもの
か又は再立上げ手段によるものかを再立上げ手段の動作
状態を調べ一ζ判定する。
情報クリア動作停止手段は、判定手段が再立上げによる
ＣＰＵのリセットであると判定したときにＣＰＵのリセ
ットに伴うイニシャル処理の際の外部情報クリア動作を
停止する。
ＣＰＵのリセットであると判定したときにＣＰＵのリセ
ットに伴うイニシャル処理の際の外部情報クリア動作を
停止する。
これにより、電源投入時以外には入力されない外部情報
を、ＣＰ［Ｊ再立上げ以降も正しく保持することができ
、システムの稼働が可能になる。
を、ＣＰ［Ｊ再立上げ以降も正しく保持することができ
、システムの稼働が可能になる。
（実施例〉
以下、本発明の一実施例を図面に基づいて説明する。
図において、本実施例の制御システムｌは、電源２が投
入された時以外は外部情報入力装置３から外部情報記憶
装置１０に外部情報が出力されないようになっている。
入された時以外は外部情報入力装置３から外部情報記憶
装置１０に外部情報が出力されないようになっている。
次に前記外部情報記憶装置１０の構成について説明する
。
。
本実施例の外部情報記憶装置１０は、同期して同一処理
を行うＡ系及びＢ系の２つの制御系を有するバス同量二
重系で構成されており、入力された外部情報に基づく両
制御系の出力情報を〕＜ス照合して、一致していればシ
ステムが正常と判断して制御対象の制御出力を発生し、
不一致のときは異常と判断して制御出力を停止する。
を行うＡ系及びＢ系の２つの制御系を有するバス同量二
重系で構成されており、入力された外部情報に基づく両
制御系の出力情報を〕＜ス照合して、一致していればシ
ステムが正常と判断して制御対象の制御出力を発生し、
不一致のときは異常と判断して制御出力を停止する。
前記Ａ系及びＢ系の制’＋１１系は、同一の外部情報に
対して同一の処理を互いに同期して実行し制’＜１′１
１出力を発生するＣＰＵＩＩ、１２と、外部情報を記憶
する情報記憶手段としてのメモリ（ＲＡＭ）１３１４と
、ＣＰＵＩＩ、１２とメモリ１３．１４間のデータバス
に介装したバッファ１５．１６とを、それぞれ備えて構
成されている。
対して同一の処理を互いに同期して実行し制’＜１′１
１出力を発生するＣＰＵＩＩ、１２と、外部情報を記憶
する情報記憶手段としてのメモリ（ＲＡＭ）１３１４と
、ＣＰＵＩＩ、１２とメモリ１３．１４間のデータバス
に介装したバッファ１５．１６とを、それぞれ備えて構
成されている。
ＣＰＵリセット回路１７は、電源が投入された時にＣＰ
Ｕｌ１．１２のリセット信号を出力する。再立上げ回路
用リセット回路１８は、電源が投入された時に再立上げ
手段としての再立上げ回路１９のリセット信号を出力す
る。前記再立上げ回路１９は、前記再立上げ回路用リセ
ット回路１８からのリセット信号により初期状態にセッ
トされると共に、システム稼働中に異常検出回路２０か
らの異常検出信号が入力するとＣＰＵＩＩ、１２の再リ
セット信号を出力する。前記異常検出回路２０は、両制
御系のＣＰＵ１ｌ、 １２のバス照合を行い異常発生に
よるＣＰＵ１１、１２の動作停止を検出すると再立上げ
回路１９に前述の異常検出信号を出力する。ＯＲ回路２
１は、ＣＰＵリセット回路１７からのリセット信号又は
再立上げ回路１９からのリセット信号のいずれかが入力
した時に再制御系のＣＰＵＩＩ、１２にリセ・ント信号
を出力する。
Ｕｌ１．１２のリセット信号を出力する。再立上げ回路
用リセット回路１８は、電源が投入された時に再立上げ
手段としての再立上げ回路１９のリセット信号を出力す
る。前記再立上げ回路１９は、前記再立上げ回路用リセ
ット回路１８からのリセット信号により初期状態にセッ
トされると共に、システム稼働中に異常検出回路２０か
らの異常検出信号が入力するとＣＰＵＩＩ、１２の再リ
セット信号を出力する。前記異常検出回路２０は、両制
御系のＣＰＵ１ｌ、 １２のバス照合を行い異常発生に
よるＣＰＵ１１、１２の動作停止を検出すると再立上げ
回路１９に前述の異常検出信号を出力する。ＯＲ回路２
１は、ＣＰＵリセット回路１７からのリセット信号又は
再立上げ回路１９からのリセット信号のいずれかが入力
した時に再制御系のＣＰＵＩＩ、１２にリセ・ント信号
を出力する。
また、前記各ＣＰＵＩＩ、１２は、リセット時に再立上
げ回路１９の動作状態の情報を読込んで、その動作状態
、即ち初期状態であるか再立上げ動作が行われた状態で
あるかを判定し、この判定結果が再立上げ時である時に
は、リセットに伴うイニシャル処理の際にメモリ１３．
１４に記憶されている外部情報のクリア動作を停止する
。ここで、ＣＰＵ１１、１２が再立上げ回路１９の動作
状態判定手段及び情報クリア動作停止手段に相当するも
のである。
げ回路１９の動作状態の情報を読込んで、その動作状態
、即ち初期状態であるか再立上げ動作が行われた状態で
あるかを判定し、この判定結果が再立上げ時である時に
は、リセットに伴うイニシャル処理の際にメモリ１３．
１４に記憶されている外部情報のクリア動作を停止する
。ここで、ＣＰＵ１１、１２が再立上げ回路１９の動作
状態判定手段及び情報クリア動作停止手段に相当するも
のである。
次に動作を説明する。
制御システムｌに電源２が投入されると、外部情報入力
装置３はリセットされる。また、外部情報記憶装置ＩＯ
も、ＣＰＵリセット回路１７からのリセット信号により
ＯＲ回路２１を介して各ＣＰ Ｕｌｌ。
装置３はリセットされる。また、外部情報記憶装置ＩＯ
も、ＣＰＵリセット回路１７からのリセット信号により
ＯＲ回路２１を介して各ＣＰ Ｕｌｌ。
１２のリセットが行われてリセットされる。この際に、
再立上げ回路用リセット回路１８からもりセット信号が
出力され、再立上げ回路１９が例えば内蔵するカウンタ
のカウンタ値をカウントアツプして初期状態にセットさ
れる。そして、ＣＰＵＩＩ、１２は前記カウンタ値を読
込み、再立上げ回路１９が初期状態であると判断してメ
モリ１３．１４の内容のクリアも含めてイニシャル処理
を実行する。かかるイニシャル処理の終了後、外部情報
入力装置３から外部情報が出力されるとチエツクコード
（ＣＲＣ）を付加して外部情報がメモリ目、 １４に記
憶され、制御システムｌが稼働を開始する。
再立上げ回路用リセット回路１８からもりセット信号が
出力され、再立上げ回路１９が例えば内蔵するカウンタ
のカウンタ値をカウントアツプして初期状態にセットさ
れる。そして、ＣＰＵＩＩ、１２は前記カウンタ値を読
込み、再立上げ回路１９が初期状態であると判断してメ
モリ１３．１４の内容のクリアも含めてイニシャル処理
を実行する。かかるイニシャル処理の終了後、外部情報
入力装置３から外部情報が出力されるとチエツクコード
（ＣＲＣ）を付加して外部情報がメモリ目、 １４に記
憶され、制御システムｌが稼働を開始する。
システム稼働中に外部情報記憶装置１０に異常が発生し
、異常検出回路２０がＣＰＵＩＩ、１２の動作停止を検
出すると、該異常検出回路２０は再立上げ回路１９に異
常検出信号を出力する。再立上げ回路１９は前記異常検
出信号が入力すると、ＣＰＵリセット信号を出力してＯ
Ｒ回路２１を介してＣＰ Ｕｌｌ。
、異常検出回路２０がＣＰＵＩＩ、１２の動作停止を検
出すると、該異常検出回路２０は再立上げ回路１９に異
常検出信号を出力する。再立上げ回路１９は前記異常検
出信号が入力すると、ＣＰＵリセット信号を出力してＯ
Ｒ回路２１を介してＣＰ Ｕｌｌ。
１２の再リセットを行うと共に、カウンタのカウンタ値
を減算する。ＣＰＵＩＩ、１２は再リセットされると、
電源投入時と同様に動作して再立上げ回路１９のカウン
タ値によりその動作状態を判定する。
を減算する。ＣＰＵＩＩ、１２は再リセットされると、
電源投入時と同様に動作して再立上げ回路１９のカウン
タ値によりその動作状態を判定する。
この場合、再立上げ回路１９が再立上げ動作を行ったと
判定するため、ＣＰＵＩＩ、１２はメモリ１３．１４に
記憶されている外部情報をクリアせずにイニシャル処理
を行う。そして、Ａ系とＢ系のメモリ内容をそれぞれチ
エツクコードも含めてデータの合理性照合チェンクし、
正しければ保持されている外部情報を使用して制御動作
を再開するが、もし、異常があった場合には、制御動作
を開始せずに外部に異常を知らせて動作を停止する。
判定するため、ＣＰＵＩＩ、１２はメモリ１３．１４に
記憶されている外部情報をクリアせずにイニシャル処理
を行う。そして、Ａ系とＢ系のメモリ内容をそれぞれチ
エツクコードも含めてデータの合理性照合チェンクし、
正しければ保持されている外部情報を使用して制御動作
を再開するが、もし、異常があった場合には、制御動作
を開始せずに外部に異常を知らせて動作を停止する。
尚、電源投入時に、誤って再立上げ回路１９が初期状態
でない情報を提供しても、前記チエツクコードを含めた
データの合理性照合チエツクにより異常を検出し、誤っ
た情報を使用することはない。
でない情報を提供しても、前記チエツクコードを含めた
データの合理性照合チエツクにより異常を検出し、誤っ
た情報を使用することはない。
このように、ＣＰＵのリセットが、電源投入によるもの
か又は再立上げ動作によるものかを判断し、再立上げ動
作による場合には、メモリに記憶されている外部情報の
クリアを行わずそのまま保持するので、再立上げ機能が
作動した後でもシステムの稼働が可能となり、電源投入
時以外外部情報が入力されないシステムに再立上げ機能
を付加することができる。
か又は再立上げ動作によるものかを判断し、再立上げ動
作による場合には、メモリに記憶されている外部情報の
クリアを行わずそのまま保持するので、再立上げ機能が
作動した後でもシステムの稼働が可能となり、電源投入
時以外外部情報が入力されないシステムに再立上げ機能
を付加することができる。
〈発明の効果〉
以上説明したように本発明によれば、ＣＰＵのリセット
が電源投入によるのか再立上げ動作によるのかを判断し
、再立上げ動作の時には、メモリに記憶されている外部
情報をクリアせずにイニシャル処理を行う構成としたの
で、電源投入時以外は外部情報が入力されない制御シス
テムに対しても再立上げ機能を付加することができ、コ
ンピュータを用いた制御システムの安全性及び信頼性等
をより一層向上することができる。
が電源投入によるのか再立上げ動作によるのかを判断し
、再立上げ動作の時には、メモリに記憶されている外部
情報をクリアせずにイニシャル処理を行う構成としたの
で、電源投入時以外は外部情報が入力されない制御シス
テムに対しても再立上げ機能を付加することができ、コ
ンピュータを用いた制御システムの安全性及び信頼性等
をより一層向上することができる。
図面は本発明に係わる外部情報記憶装置を備えた制御シ
ステムの一例を示すブロック図である。 ３・・・外部情報入力装置 １０・・・外部情報記憶
装置 １１． １２・・・ＣＰＵ １３，１４・
・・メモリ １８・・・再立上げ回路用リセット回
路 １９・・・再立上げ回路
ステムの一例を示すブロック図である。 ３・・・外部情報入力装置 １０・・・外部情報記憶
装置 １１． １２・・・ＣＰＵ １３，１４・
・・メモリ １８・・・再立上げ回路用リセット回
路 １９・・・再立上げ回路
Claims (1)
- システム稼働中に異常が発生した時にＣＰＵにリセット
信号を出力してＣＰＵを自動的に再度立上げる再立上げ
手段を備えると共に、電源投入時のみ外部情報の入力が
可能なシステムにおいて、入力された外部情報を記憶す
る情報記憶手段と、ＣＰＵがリセットされた時に前記再
立上げ手段の動作状態に基づいてシステム電源投入によ
るリセットか再立上げ手段によるリセットかを判定する
判定手段と、該判定手段が再立上げ手段によるリセット
と判定した時ＣＰＵリセットに伴う前記情報記憶手段に
記憶されている外部情報のクリア動作を停止させる情報
クリア動作停止手段とを備えたことを特徴とする外部情
報記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1002757A JPH02183821A (ja) | 1989-01-11 | 1989-01-11 | 外部情報記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1002757A JPH02183821A (ja) | 1989-01-11 | 1989-01-11 | 外部情報記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02183821A true JPH02183821A (ja) | 1990-07-18 |
Family
ID=11538213
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1002757A Pending JPH02183821A (ja) | 1989-01-11 | 1989-01-11 | 外部情報記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02183821A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58169219A (ja) * | 1982-03-31 | 1983-10-05 | Nec Home Electronics Ltd | マイクロコンピユ−タのメモリ内容保持方式 |
| JPS593524A (ja) * | 1982-06-30 | 1984-01-10 | Fujitsu Ltd | リセツト動作制御方式 |
-
1989
- 1989-01-11 JP JP1002757A patent/JPH02183821A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58169219A (ja) * | 1982-03-31 | 1983-10-05 | Nec Home Electronics Ltd | マイクロコンピユ−タのメモリ内容保持方式 |
| JPS593524A (ja) * | 1982-06-30 | 1984-01-10 | Fujitsu Ltd | リセツト動作制御方式 |
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