JPS5932150A - バイポ−ラモノリシツクｉｃ - Google Patents
バイポ−ラモノリシツクｉｃInfo
- Publication number
- JPS5932150A JPS5932150A JP14291582A JP14291582A JPS5932150A JP S5932150 A JPS5932150 A JP S5932150A JP 14291582 A JP14291582 A JP 14291582A JP 14291582 A JP14291582 A JP 14291582A JP S5932150 A JPS5932150 A JP S5932150A
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- JP
- Japan
- Prior art keywords
- island
- transistor
- potential
- substrate
- bipolar monolithic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/761—PN junctions
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Bipolar Transistors (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明＆」、バイポーラモノリシックｌＣ（集積回路
）において、例えばフィル負荀の出力回路でそのフィル
負葡に生じる逆起電力により島の電位が基板の電位以下
になったときに隣接する島かも蚕生トランジスタが発生
することな防止するよ５にしたバイポーラモノリシック
Ｉｃに関する。
）において、例えばフィル負荀の出力回路でそのフィル
負葡に生じる逆起電力により島の電位が基板の電位以下
になったときに隣接する島かも蚕生トランジスタが発生
することな防止するよ５にしたバイポーラモノリシック
Ｉｃに関する。
従来のバイポーラモノリシックＩｃＫおける寄生トラン
ジスタの発生忙ついて説明する。第１図におい工、１１
はＰｆｉシリコン半導体基板で、複数のＮ層の島１２．
，１２□・・・が形成されている。また、１３は８ｉ０
２膜である。
ジスタの発生忙ついて説明する。第１図におい工、１１
はＰｆｉシリコン半導体基板で、複数のＮ層の島１２．
，１２□・・・が形成されている。また、１３は８ｉ０
２膜である。
そ１−て、第１図における島１２．に第２図に示Ｊよう
なトランジスタＱ＋を形成し、このトランジスタＱ、の
コレクタ側にコイルＬを接続した場合には次のよ５にし
て寄生トランジスタが発生１−る。つまり、フィルムに
逆起電力が発生ずることにより、島１２１に形成されて
いるトランジスタＱ、のフレフタ電位（Ａ点の電位）、
つまり島１２！の電位が基板１１の電位より低くなるこ
とがある。このような場合には、島１２２に隣接する島
１２．と上記トランジスタ９４間には第２図に示すよう
な寄生トランジスタＱ２が発生する。このような寄生ト
ランジスタＱ２０発生を防止する方法として島１２．と
島１２．の間隔を離したり、基ｔｆｉ１１のＰ＃度（つ
まり、寄生トランジスタＱ、のベース濃度）を上け℃、
寄生トランジスタＱ！のｈｆｅを下けて少しでも寄生ト
ランジスタの影響を落とすよ５ＫＬでいた。
なトランジスタＱ＋を形成し、このトランジスタＱ、の
コレクタ側にコイルＬを接続した場合には次のよ５にし
て寄生トランジスタが発生１−る。つまり、フィルムに
逆起電力が発生ずることにより、島１２１に形成されて
いるトランジスタＱ、のフレフタ電位（Ａ点の電位）、
つまり島１２！の電位が基板１１の電位より低くなるこ
とがある。このような場合には、島１２２に隣接する島
１２．と上記トランジスタ９４間には第２図に示すよう
な寄生トランジスタＱ２が発生する。このような寄生ト
ランジスタＱ２０発生を防止する方法として島１２．と
島１２．の間隔を離したり、基ｔｆｉ１１のＰ＃度（つ
まり、寄生トランジスタＱ、のベース濃度）を上け℃、
寄生トランジスタＱ！のｈｆｅを下けて少しでも寄生ト
ランジスタの影響を落とすよ５ＫＬでいた。
しかし、上記したような従来施こされていた寄生トラン
ジスタの発生の防止力法では完全に寄生トランジスタの
発生を止めることはできなかった。さらにまた、コイル
負荷がなされているトランジスタの近くに他の島を設け
ることができず素子０）集積度が上がらないという欠点
があった。
ジスタの発生の防止力法では完全に寄生トランジスタの
発生を止めることはできなかった。さらにまた、コイル
負荷がなされているトランジスタの近くに他の島を設け
ることができず素子０）集積度が上がらないという欠点
があった。
この発明は上記の点ｖｃ鑑みてなされたもので、そり）
目的はバイポーラモノリシックＩＣＫおする寄生トラン
ジスタの発生を防止するよ５にしたバイポーラモノリシ
ックｌＣを提供することにある。
目的はバイポーラモノリシックＩＣＫおする寄生トラン
ジスタの発生を防止するよ５にしたバイポーラモノリシ
ックｌＣを提供することにある。
〔発明の概要〕
バイポーラモノリシンクＩＩｃおい″Ｃ素子となるべき
島と島の間に第３の島を設け、その第３の島の電位を基
板の電位に固定して寄生トランジスタの発生を防止する
ようにしている。
島と島の間に第３の島を設け、その第３の島の電位を基
板の電位に固定して寄生トランジスタの発生を防止する
ようにしている。
以−Ｆ１図面を谷照し℃この発明の一実施例を説明する
。第３図及び第４図におい又第１図と同一名称には同一
番号を付することにする。第３図におい−（、Ｊ涌１２
．と島１２．との間には＋ 島１２．が形成されて、上記島１２１１はＮ領域１４
、 Ａｊ’層１６．Ｐ領域１６を介して基板ＩＩと′ｒ
（Ｌ気菌に短絡されている。
。第３図及び第４図におい又第１図と同一名称には同一
番号を付することにする。第３図におい−（、Ｊ涌１２
．と島１２．との間には＋ 島１２．が形成されて、上記島１２１１はＮ領域１４
、 Ａｊ’層１６．Ｐ領域１６を介して基板ＩＩと′ｒ
（Ｌ気菌に短絡されている。
従つ又、第４図において、コイルＬがコレクター口１１
に接続されている島１２２に形成されるトランジスタＱ
２に逆起電力が発生しＡ点の電位が接地電位均下になっ
た場合には、寄生トランジスタＱｔＫは島１２ｓを介し
工基板１〕から電流が流れるため、島１２．に形成され
る別のトランジスタは保穫されることＫなる。。
に接続されている島１２２に形成されるトランジスタＱ
２に逆起電力が発生しＡ点の電位が接地電位均下になっ
た場合には、寄生トランジスタＱｔＫは島１２ｓを介し
工基板１〕から電流が流れるため、島１２．に形成され
る別のトランジスタは保穫されることＫなる。。
なお、上記実施例においては島１２ｓは島１２、 と島
１２．間に設けたが、島１２ｔを囲むように島Ｉ２３を
設けても良い。
１２．間に設けたが、島１２ｔを囲むように島Ｉ２３を
設けても良い。
以」二詳述し、たより−にこの発明によれば、ノ（イボ
ーフ七ノリシックＩＣにおいで、素子となるべき島と島
の間に第３の島を設Ｈ１その第３σ）島の？５ＧＬを基
板の電位に固定するようにしたｆ）で、素子とＩＣるべ
き高量に発生する寄生トランジスタの発生を防止するこ
とかでき、素子σ）集積層を大幅に増大させることがで
きる０
ーフ七ノリシックＩＣにおいで、素子となるべき島と島
の間に第３の島を設Ｈ１その第３σ）島の？５ＧＬを基
板の電位に固定するようにしたｆ）で、素子とＩＣるべ
き高量に発生する寄生トランジスタの発生を防止するこ
とかでき、素子σ）集積層を大幅に増大させることがで
きる０
第１図（Ａ）は従来のバイポーラモノリシックＩＣの円
→（図、同図（Ｉ３）はその断ｉｆ＋ｉ〜図１１第２図
は従来のバイポーラモノリシックＩＣに発生する寄生ト
ランジスタを示１図、第３図ＣＡＪはこσ）発明の一実
施例に係るバイポーラモノリシックＩＣの平面図、同図
（Ｂｌは七〇ＩｔＪ＋ ｒｆ］＋図、第４図は同実施例
において寄生トランジスタの発生σン防止を説明する図
である。 １１・・・基板、ｌ ２．、 Ｉ ２．、１２．・・・
島、１４・・・Ｎ領域、Ｉ５・・・ＡＩ！層。
→（図、同図（Ｉ３）はその断ｉｆ＋ｉ〜図１１第２図
は従来のバイポーラモノリシックＩＣに発生する寄生ト
ランジスタを示１図、第３図ＣＡＪはこσ）発明の一実
施例に係るバイポーラモノリシックＩＣの平面図、同図
（Ｂｌは七〇ＩｔＪ＋ ｒｆ］＋図、第４図は同実施例
において寄生トランジスタの発生σン防止を説明する図
である。 １１・・・基板、ｌ ２．、 Ｉ ２．、１２．・・・
島、１４・・・Ｎ領域、Ｉ５・・・ＡＩ！層。
Claims (2)
- （１）バイポーラモノリシックＩｃの素子が形成される
所定の第１の島と第２の島間に第３σ）島を設け、上記
第３の島と基也とを接続したことを特徴とするバイポー
ラモノリシックｌ０ - （２）上記第３の島は上記第１の島あるいは第２の島を
囲むように形成したことを特徴とする特『′ｆ請求の範
囲第１項記載のバイポーラモノリシックＩＣ０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14291582A JPS5932150A (ja) | 1982-08-18 | 1982-08-18 | バイポ−ラモノリシツクｉｃ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14291582A JPS5932150A (ja) | 1982-08-18 | 1982-08-18 | バイポ−ラモノリシツクｉｃ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5932150A true JPS5932150A (ja) | 1984-02-21 |
Family
ID=15326575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14291582A Pending JPS5932150A (ja) | 1982-08-18 | 1982-08-18 | バイポ−ラモノリシツクｉｃ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5932150A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1130648A1 (en) * | 2000-02-29 | 2001-09-05 | STMicroelectronics S.r.l. | Method and device for limiting the substrate potential in junction isolated integrated circuits |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5698839A (en) * | 1980-01-10 | 1981-08-08 | Rohm Co Ltd | Integrated circuit for dc load |
-
1982
- 1982-08-18 JP JP14291582A patent/JPS5932150A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5698839A (en) * | 1980-01-10 | 1981-08-08 | Rohm Co Ltd | Integrated circuit for dc load |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1130648A1 (en) * | 2000-02-29 | 2001-09-05 | STMicroelectronics S.r.l. | Method and device for limiting the substrate potential in junction isolated integrated circuits |
| US6624502B2 (en) | 2000-02-29 | 2003-09-23 | Stmicroelectronics S.R.L. | Method and device for limiting the substrate potential in junction isolated integrated circuits |
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