JPS5928366A - 電気的相互接続パツケ−ジを製造する方法 - Google Patents

電気的相互接続パツケ−ジを製造する方法

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は多層金属化半導体パッケージ、更に具体的にい
えは、初Ｖの大規模集積回路チップを相互接続するのに
適した多層セラミック・パッケージに関するものである
。
〔背景技術〕
大規模集積回路（ＬＳＩ）半導体装置の出現は回路密度
の大幅な増大をもたらした、かがる高密度ＬＳＩ装置に
適合するには、パッケージング基板の相互接続密度も増
加しなければならない−すなわち、最小径路間隔である
グリッド寸法を収縮させなければならない。グリッド寸
法の最小値は相互接続サポートとして用いる特定材料の
関数である。高性能ＬＳＩには、現在多層セラミック（
ＭＬＣ）技術で達成できるグリッド寸法の１７１Ｄの寸
法が必要である。相互接続基板上の寸法が、ＬＳＩチッ
プの寸法に近づかなければならない。
半導体装置の製造に使用される金属化技術を、パッケー
ジング基板の製造に６川する試みが行われた。しかし、
パッケージング基板及びその機能と、ＬＳＩチップのそ
れとの間には大きな違いがある。パッケージング基板上
の信脣導線がより長いため、導線の導電率がより高くな
ければならない、それには、より大きな寸伝が従ってよ
シ厚い誘電体、そして新しい１繭間径路が必要である。
当ＩＢＭ社の「多層ガラス−金属モノニールを形成する
ための焼成プロセス」と題する米国特許第３９６８１９
３号、及び「異なる耐火基板への集積数シ付けに適した
多層ガラス−金属モジュールを形成するためのプロセス
」と題する米国特許第３７２６００２号は、ＭＬＣ本体
の表面に多段金属化体を形成するためのプロセスに関す
るものである。下側クロム層、その上の銅層、および最
上部のクロム層からガる、第１段の金属化層力瓢ＭＬＣ
本体の表面にブランケット付着着され、最上部クロム層
および銅層が輪郭付けきれて径路パッドを含む第１段の
相互接続パターンとされる。下側クロム層はエッチさ′
ｉ″Ｌないままである。径路パッドの所に開口のあいた
マスキング層を形成した後、残った下側クロム層を陰電
極として用いて、径路パッド上に径路スタッドが電鍍さ
れる。マスキング層および露出した下側クロム層が除去
され続いて誘電層の刺着及び第２段金属化層の形成が行
われる。
これらの先行技術の方法では、径路スフラドが、マスク
開口部全通して径路パッド上に形成さｎる。
これは、残留汚染物質のために径路パッドと径路スタッ
ドの界面で信頼性の問題が起きる。マスク開口中の径路
パッド表面を掃除すると、径路パッド金属の品質低下を
もたらす傾向がある８ＩＢＭ技術発表誌（Ｔｅｃｈｎｉ
ｃａｌ　ＤｉｓｃｌｏｓｕｒｅＢｕｌｌｅｔｉｎ　）第
１９巻、第９号、１９７７年２月刊、′５３６４〜３６
６５頁に所載（ＤＷ、Ｃ，メツツガ−等による「平面集
積回路金属化体の形成」は単一ブランケット金属層から
径路パッド及び径路スタッド集積構造を形成するプロセ
スを教示している。スフラド領域がまずマスクされ、マ
スクされなかった領域が反応性イオン・エッチされて、
マスクされない金属化層の厚さを望みの導電性パターン
の厚さにまで減らし、マスクされた領域で径路スタッド
を画定する。次に第２のマスキング層が付着式れ、望み
の金属化パターンを画定するようにパターン化される。
金属層は再び反応性イオン・エッチきれて、集積径路パ
ッドおよび径路スタッド構造を形成する、この方法は、
径路から突き出した非平面金属層上に第２のマスクを形
成しなければならないという欠点をもつ。
ＩＢＭ技術発表誌第２３巻、第４号、１９８０年９月刊
、１３９５頁所載のＪ、　Ｒ，キンチャーの「多段金属
用集積スタッド」には集積スタッドの形成方法が記述さ
れている。配線用金属の啼、クロムのエッチ・バリア層
およびスタッド金属の層が基板上にブランケット付着さ
れる。レジストマスクないし酸化マグネシウム・マスク
を用い、クロムをエッチ・ストップとした反Ｅｌ’ｆＥ
イオン・エツチングによシ、スタッド金属がパターン化
される。次に第２のマスクを用いて、クロムおよび配線
金属がパターン化され、エッチされる。この方法は径路
スタッドが輪郭付けでれてから径路パッドが形成される
ため、Ｗ、　Ｃ，メツツガ−等の方Ｗと同じ問題をもっ
ている。
〔発明の概要〕
集積回路半導体装置用パッケージング本体上に多段金属
化体を形成する方法を提供することか、本発明の一目的
である。
本発明の第２の目的は、多層相互接続セラミック体上に
多段金属化体を形成する方Ｅｉ提供することである。
本発明の第３の目的は、集積回路半導体チップ用相互接
続体上に、径路パッドと径路スタッドの集積構造を形成
する方法を提供することである。
本発明によれは、多層の相互接続用金属化体ケ含む多層
セラミック体などの相互接続体上に導電層をブランケッ
ト付着する。導電層上にマスク全形成し、第１段の相互
接続パターンならびに相互接続体の径路全第１段相互接
続パターンに接続するだめの相互接続パッドを画定する
。次に導電層を反応性イオン・エッチして、第１段相互
接続パターンおよび径路パッド？輪郭付けする。相互接
続体力エッチ・ストップとして働く。
基板上にレジスト層全形成して、第１段相互接続パター
ン及び径路パッド全種い、続いて通常の写真製版技術を
用いて径路バンド領域内に径路スタッド領域を画定する
開口？エッチする。反応性イオン・エツチングに対して
安定なマスキング材を、該開口中の導電層の上に付着さ
せる。し／スト膜を除去した後、基板に反応性イオン・
エツチングを施して、第１段相互接続パターンの厚さを
薄くシ、径路パッド及び径路スタッド集積構造を形成す
る。
径路スタッド上のマスク層を除去して誘電層を沈着させ
、平面化して径路スタッドの頂面を露出させる。同じプ
ロセスによってまたは通常の方法を用いて、誘電層上に
第２段の相互接続金属化体を形成する。
〔本発明の最良の実施方法〕
第１図は大規模集積回路半導体装置チップ用の多段相互
接続パンケージ構造の断面図である。このパッケージは
多層セラミック（ＭＬＣ）体１０、及びその片面上に形
成された多段相互接続層１２を含んでおシ、前者の底面
には複数の入出力ピン１８が接続されている。ＭＬＣ体
１体上０層の導電性パターン１６を含んでおり、その各
段は回路設計で要求されるように径路１４によって接続
されている。
多段相互接続層１２は、パッケージング基板の表面部分
に密度のよシ高い相互接続のより寸広の小さいグリッド
忙実現するために形成さ九る。これは第１段の導電性パ
ターン２２、誘電層２７、第２段の導電性パターン２５
、および第１段と第２段の導電性パターンを接続する径
路スタンド２６を含んでいる。第２段の金属化体（１，
集積回路チップ１１’ｌｉＤ付けるためのパッド２８及
び技術変更または配線結合用のパッドを含んでいる。
あるいは第２段金属化体上に第２の導電層をコーティン
グし、その上に第３段の金属化体を形成することもでき
る。
第２図ないし第９図は、セラミックＨｉｏＡ上に多段金
属化体を形成するための良好な実施例を示す、概略的な
ステップ毎の断面圀である。、導電性径路１４を備えた
セラミック体１０Ａ’７、平坦さが約３ミクロン以内と
なるように炭化ホウ素スラリでランプ仕上する。このス
テップに続いて、超音波洗浄およびイソプロパツールな
ど）洗浄剤全円いた液洗ステップを実施する。
第２図では、セラミック体１０Ａの表面にブランケット
金属化層２０？付着させる。艮好な実施例では、金属化
層２０は、厚さ約ａｏｏｉの下側クロム１脅、その上の
厚さ１８ミクロンの銅層および厚さ約８００Ｘの最上部
クロム層からなっている。クロム金属を下層および最上
層として選んだの１１、セラミックならびにガラス表面
に対する吸着力が太きいためである。厚い銅層は一次導
電径路を与える。
次に第６図では、リフトオフ・マスクとして使用される
レジスト材料２８を金属層２０上に張シ、通常の写真製
版技術を用いて露光及び現隙して第１段相互接続パター
ンの開口２９を形成するｒ、酸化マグネシウム（ＭｇＯ
）など反し性イオン・エツチング用マスキング材の１ミ
クロンの層３０を、リフト・オフ・マスク２日の頂面上
および金属層２０の露出部分上に蒸着させる。次に通常
のリフトオフ技術ヲ用いて、レジスト・マスク２８の残
シの部分を適当な溶媒またはエッチ剤で七の上の酸化マ
グネシウム−コーティングと一緒に完全に除去すると、
酸化マグネシウム（ＭｇＯ）のセグメント５０が残って
、反応性イオン・エツチング用マスクとなる。
ＭｇＯマスク５０’ｚ形成するためのリフトオフ・プロ
セスは「基板の選択的乾式エツチング」と題する米国特
許第、！１１３２５８６号によシ詳しく記載されている
。
別法として、除去エツチングによって、ＭｇＯ膜中にパ
ターンを形成することができる。プランケラトＭｇＯ説
上に７レスト・フィルム勿コーティングし、光学または
電子勝製版法によってそこに適当なパターン全画定する
。マスクさ几ていないＭｇＯ領域は、蓚酸アンモニウム
飽和溶液中で室温でエッチする。
次に金属層２０の無マスク領域を反応性イオン・エッチ
して酸化マグネシウム・セグメント３０の下に第４図に
下すような構造の金属セグメント３２ｉ形成する。典型
的な場合では合鴨１６２０をＣＣＺ、の流速が２．５８
（！（４ｍの５　ｍ　Ｔｏ　ｒ　ｒ　ＣＣ４１５ｍ　Ｔ
ｏｒｒ　Ａｒ　　環境中で２２５℃の陰極温度で１゜５
　Ｗ／ａｍ　　、　　１６．５６ＭＨ２でイオン、エッ
チする。これらの条件を用いた場合、５ｏｏｉの下側ク
ロム層、１８ミクロンのその上の銅層、８００Ｘの最上
部クロム層からなる複合金属１＠’ｉ約３０〜４０分で
エッチすることができる。セラミック体１０Ａがエッチ
・ストップとして働くのでエッチ時間に厳密な注意を払
う必要はない。
適当な溶媒またはエッチ剤中で、例えば熱い（４０〜５
０℃）蓚酸溶液中に２分間浸してＭｇＯスピン・コーテ
ィングにより、まｒｃ　Ｌｔｄ　乾（’ｌフォトＶレス
ト・フィルムを使用して、またはこの２つの方法を併用
して、基板上に厚いフォトレフスト・フィルム３６を重
ねて第１段金属ハターン３２を覆う。し７スト・フィル
ムを通常の写真製版技術によって露光し現像して、第１
段金属３２の頂部の径路スタンド全形成すべき所に、典
型的な場合では直径５０ミクロンの開口４０を形成する
。
反し性のイオン・エツチング用マスキング材３８、典型
的な場合では酸化マグネンウム奮、第６図に示すように
レジスト・フィルム３６及び第１段金属３２の露出表面
上に約１ミクロンの厚さで蒸着する。
適当な溶媒によってレジスト・フィルム３６をその上の
酸化マグネシウム・コーティング３８と一緒に完全に除
去する。残った酸化マグネシウムセグメント３８をマス
クとして使って、第１段金属を反応性イオン・エッチし
、第１段相互接続金属の厚さを約３ミクロンに減らし、
第８図に示すように高さ約１５ミクロンの径路スタッド
全形成する。エツチング条件は、第４図の構造を形成す
る際にブランケット金属＠２０をエッチするために用い
た条件と同様にすることができる。適当な導電性が得ら
れる限シ、第１段相互接続３５の厚さは重要ではない。
熱い蓚酸溶液に浸してＭｇＯマスク３８を除去した後、
第９図に示すようにガラスやポリイミドなどの誘電体の
フィルム５０を基板上にコートする。この誘電体はドク
ターブンード法、沈殿、蒸着、噴射またはスピニングに
よってコートすることができる。典型的なガラス・フィ
ルムのコーティング方法は、米国特許第３９６８１９３
号に記載されている。ポリイミドも通常の方法で基板上
にスピンコードすることができる。
誘電層５０を重ねて、次の写真製版ステップに必要な平
面をもたらし、径路スタンド３３０頂面を露出する。別
法として、反り性イオン・エツチングまたはプラズマ・
エツチングを用いてポリイミドをエッチし、径路スタン
ドの頂面を露出することができる。
第１段相互接続の形成に使用したのと同じ）“ロセスを
用いて誘電＠５０の表面に第１段相互接続ケ形成する。
第２段相互接続を形成するのに、通常の何ｎかの金属化
技術を使用することもできる。
【図面の簡単な説明】
第１図は本発明に基づいて製造系れた多段相互接続パッ
ケージの断面の概略図である。 第２図ないし第９図は本発明の良好な実施例を示す、ス
テップ毎の概略的断面図である。 １０・・・・多層上ラミック（ＭＬＣ）体、ＩＯＡ・・
・−士ラミック体、１１・・・・集積回路チップ、１２
・・・−多段相互接続層、１４・・・・径路、１６・・
・・導電性パターン、１８・・・・入出力ビン、２［１
・・・・金Ａ化層、２　ｓ・・・・リフトオフ・マスク
、３０・・・・酸化マグネシウム（ＭｇＯ）マスク、３
６・・・・径路スタッド、３８・・・・イオン・エツチ
ング用マスキング材。

Claims (1)

    【特許請求の範囲】
  1. 相互接続パターンならびに該相互接続パターンから平坦
    な表面に伸びた径路を備えた誘電体を用意し、該平坦な
    表面上に導電性材料のブランケット鳴ヲ付着し、該導電
    性材料１全輪郭付けして、該径路に接続−ｇｎた回路パ
    ターンを形成し、該回路パターンの表面にエッチ・マス
    クを形成して、径路スタッドを形成すべき領域を画定し
    、該回路パターンのマスクされていない領域全エッチし
    て回路パターンの厚さを減らして径路スタッドを形成し
    、該誘電体上に誘電性材料を付着するステップからなる
    、電気的相互接続パッケージを製造する方法。
JP58085184A 1982-07-22 1983-05-17 電気的相互接続パツケ−ジを製造する方法 Granted JPS5928366A (ja)

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US06/400,800 US4430365A (en) 1982-07-22 1982-07-22 Method for forming conductive lines and vias

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JPS5928366A true JPS5928366A (ja) 1984-02-15
JPH0226392B2 JPH0226392B2 (ja) 1990-06-08

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Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4536470A (en) * 1982-09-07 1985-08-20 International Business Machines Corporation Method and apparatus for making a mask conforming to a ceramic substrate metallization pattern
US4526859A (en) * 1983-12-12 1985-07-02 International Business Machines Corporation Metallization of a ceramic substrate
US4552615A (en) * 1984-05-21 1985-11-12 International Business Machines Corporation Process for forming a high density metallurgy system on a substrate and structure thereof
JPS6112054A (ja) * 1984-06-22 1986-01-20 インタ−ナショナル　ビジネス　マシ−ンズ　コ−ポレ−ション 半導体パツケ−ジ製造方法
JPS6156493A (ja) * 1984-08-28 1986-03-22 日本電気株式会社 多層回路基板の電源配線構造
US4621045A (en) * 1985-06-03 1986-11-04 Motorola, Inc. Pillar via process
US4814855A (en) * 1986-04-29 1989-03-21 International Business Machines Corporation Balltape structure for tape automated bonding, multilayer packaging, universal chip interconnection and energy beam processes for manufacturing balltape
US4721689A (en) * 1986-08-28 1988-01-26 International Business Machines Corporation Method for simultaneously forming an interconnection level and via studs
GB2199183B (en) * 1986-12-23 1990-07-04 Gen Electric Plc Interconnection formation in multilayer circuits
US4922325A (en) * 1987-10-02 1990-05-01 American Telephone And Telegraph Company Multilayer ceramic package with high frequency connections
US4982266A (en) * 1987-12-23 1991-01-01 Texas Instruments Incorporated Integrated circuit with metal interconnecting layers above and below active circuitry
US4880684A (en) * 1988-03-11 1989-11-14 International Business Machines Corporation Sealing and stress relief layers and use thereof
JPH02148862A (ja) * 1988-11-30 1990-06-07 Hitachi Ltd 回路素子パッケージ、キャリヤ基板および製造方法
US4980034A (en) * 1989-04-04 1990-12-25 Massachusetts Institute Of Technology High-density, multi-level interconnects, flex circuits, and tape for TAB
US5106461A (en) * 1989-04-04 1992-04-21 Massachusetts Institute Of Technology High-density, multi-level interconnects, flex circuits, and tape for tab
US4996630A (en) * 1989-09-27 1991-02-26 Plessey Electronic Systems Corp. Hybrid module electronics package
USRE34291E (en) * 1989-09-27 1993-06-22 Gec-Marconi Electronic Systems Corp. Hybrid module electronics package
JP2773366B2 (ja) * 1990-03-19 1998-07-09 富士通株式会社 多層配線基板の形成方法
US5219669A (en) * 1990-04-26 1993-06-15 International Business Machines Corporation Layer thin film wiring process featuring self-alignment of vias
US5130229A (en) * 1990-04-26 1992-07-14 International Business Machines Corporation Multi layer thin film wiring process featuring self-alignment of vias
EP0469215B1 (en) * 1990-07-31 1995-11-22 International Business Machines Corporation Method of forming stacked tungsten gate PFET devices and structures resulting therefrom
US5302219A (en) * 1991-04-03 1994-04-12 Coors Electronic Package Company Method for obtaining via patterns in ceramic sheets
US5292624A (en) * 1992-09-14 1994-03-08 International Technology Research Institute Method for forming a metallurgical interconnection layer package for a multilayer ceramic substrate
US5378927A (en) * 1993-05-24 1995-01-03 International Business Machines Corporation Thin-film wiring layout for a non-planar thin-film structure
US6429113B1 (en) 1994-04-26 2002-08-06 International Business Machines Corporation Method for connecting an electrical device to a circuit substrate
US5712192A (en) * 1994-04-26 1998-01-27 International Business Machines Corporation Process for connecting an electrical device to a circuit substrate
US5527741A (en) * 1994-10-11 1996-06-18 Martin Marietta Corporation Fabrication and structures of circuit modules with flexible interconnect layers
JP3160198B2 (ja) * 1995-02-08 2001-04-23 インターナショナル・ビジネス・マシーンズ・コーポレ−ション デカップリング・コンデンサが形成された半導体基板及びこれの製造方法
US5671116A (en) * 1995-03-10 1997-09-23 Lam Research Corporation Multilayered electrostatic chuck and method of manufacture thereof
US6191484B1 (en) * 1995-07-28 2001-02-20 Stmicroelectronics, Inc. Method of forming planarized multilevel metallization in an integrated circuit
US6260264B1 (en) 1997-12-08 2001-07-17 3M Innovative Properties Company Methods for making z-axis electrical connections
KR100875625B1 (ko) * 2005-11-14 2008-12-24 티디케이가부시기가이샤 복합 배선 기판 및 그 제조 방법

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3605260A (en) 1968-11-12 1971-09-20 Gen Motors Corp Method of making multilayer printed circuits
US3726002A (en) 1971-08-27 1973-04-10 Ibm Process for forming a multi-layer glass-metal module adaptable for integral mounting to a dissimilar refractory substrate
US3853715A (en) 1973-12-20 1974-12-10 Ibm Elimination of undercut in an anodically active metal during chemical etching
US4040891A (en) 1976-06-30 1977-08-09 Ibm Corporation Etching process utilizing the same positive photoresist layer for two etching steps
US4045302A (en) 1976-07-08 1977-08-30 Burroughs Corporation Multilevel metallization process
US4172004A (en) 1977-10-20 1979-10-23 International Business Machines Corporation Method for forming dense dry etched multi-level metallurgy with non-overlapped vias
US4132586A (en) 1977-12-20 1979-01-02 International Business Machines Corporation Selective dry etching of substrates
US4184909A (en) 1978-08-21 1980-01-22 International Business Machines Corporation Method of forming thin film interconnection systems
US4272561A (en) 1979-05-29 1981-06-09 International Business Machines Corporation Hybrid process for SBD metallurgies

Also Published As

Publication number Publication date
EP0099544B1 (en) 1986-10-08
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