JPS5927611A - 電圧制御発振回路 - Google Patents
電圧制御発振回路Info
- Publication number
- JPS5927611A JPS5927611A JP13686182A JP13686182A JPS5927611A JP S5927611 A JPS5927611 A JP S5927611A JP 13686182 A JP13686182 A JP 13686182A JP 13686182 A JP13686182 A JP 13686182A JP S5927611 A JPS5927611 A JP S5927611A
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- JP
- Japan
- Prior art keywords
- current
- input
- voltage
- oscillation circuit
- effect transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
- H03B5/02—Details
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
御発振回路に関するものである。
従来の電圧制御発振回路の一例を第１図に示す。
すなわち、第１図において、入力１２の１１９流値に比
例して出力１１の発振周波数が変化する電流制御発振回
路１０入力側には、Ｐ形電界効果トランジスタ（以下、
ＦＥＴという）２のドレイン電極が接続され、Ｐ形ＦＥ
Ｔ２および６のソース電極はＷ電源＋Ｖｃｃに接続され
ている。Ｆ１２Ｔ２及び３のゲート電極と、ＦＥＴ３の
ドレイン宙．＠Ｌとは口形ＦＩＣＴ４のドレイン電極に
接続され、Ｆ’ Ｉ（： Ｔ ４のソース電極は抵抗Ｒ
１を介して接地さｆｔ、ＦＥＴ４のゲート電極が電圧制
御発振回路の入力端子１３に接続されている。
例して出力１１の発振周波数が変化する電流制御発振回
路１０入力側には、Ｐ形電界効果トランジスタ（以下、
ＦＥＴという）２のドレイン電極が接続され、Ｐ形ＦＥ
Ｔ２および６のソース電極はＷ電源＋Ｖｃｃに接続され
ている。Ｆ１２Ｔ２及び３のゲート電極と、ＦＥＴ３の
ドレイン宙．＠Ｌとは口形ＦＩＣＴ４のドレイン電極に
接続され、Ｆ’ Ｉ（： Ｔ ４のソース電極は抵抗Ｒ
１を介して接地さｆｔ、ＦＥＴ４のゲート電極が電圧制
御発振回路の入力端子１３に接続されている。
以上のように接続されたＣ−ＭＯＳ構成の′電圧制御発
振回路において、入力龜：圧■１によって発振周波数ｆ
。が変化する。すなわち、入力端子■１が低い時には、
ＦＥＴ４のドレイン−ソース電極間の抵抗値は非常に大
きいだめ、ＦＥＴ２のゲート雷極雷位は＋Ｖｃｃに近い
電位になり、電流開側１発振回路１にはほとんど電流は
流れ込まないため、発振周波数ｆｏは低い値と々る。一
方入力雷、圧Ｖ１が高くなると、それにともなってＦＥ
Ｔ４のドレインーソース電極間の抵抗値は小さくなり、
ＦＥＴ２のゲート電極電位が低くなつ−ご電流制御発振
回路１に流れ込む電流が多くなるため、発振周波数ｆ。
振回路において、入力龜：圧■１によって発振周波数ｆ
。が変化する。すなわち、入力端子■１が低い時には、
ＦＥＴ４のドレイン−ソース電極間の抵抗値は非常に大
きいだめ、ＦＥＴ２のゲート雷極雷位は＋Ｖｃｃに近い
電位になり、電流開側１発振回路１にはほとんど電流は
流れ込まないため、発振周波数ｆｏは低い値と々る。一
方入力雷、圧Ｖ１が高くなると、それにともなってＦＥ
Ｔ４のドレインーソース電極間の抵抗値は小さくなり、
ＦＥＴ２のゲート電極電位が低くなつ−ご電流制御発振
回路１に流れ込む電流が多くなるため、発振周波数ｆ。
は高くなる。従来の電圧制御発振回路は第２図のような
電圧−周波数特性を示す。すなわち、抵抗Ｒ１の値か大
きい場合にｄ、符号２２で表わす特性を示し、抵抗Ｒ１
か小さい場合には符号２１で表わす特性を示す。
電圧−周波数特性を示す。すなわち、抵抗Ｒ１の値か大
きい場合にｄ、符号２２で表わす特性を示し、抵抗Ｒ１
か小さい場合には符号２１で表わす特性を示す。
しかしながら、図示しだ従来の電圧制御発振回路を６′
１．相同期発振回路に使用する場合には、発振周波紗と
電圧−周波数特性の傾きとを任意に設定することができ
ないという欠点があった。
１．相同期発振回路に使用する場合には、発振周波紗と
電圧−周波数特性の傾きとを任意に設定することができ
ないという欠点があった。
本発明は前記問題点を解消するもので、入力の？Ｉラー
流値に比例して発振周波数が変化する電流制甫１発振回
路と、前記電流制御発振回路の入力側に接トノ（、され
たＰ形Ｆ Ｊ！； Ｔと、前記Ｆ Ｅ Ｔのゲート電極
に接ＡＩＶＩ：さ）１〜だＰ形ＦＥＴ及びｎ形ＦＥＴと
、前記ｎ形ＦＥＴに接続さｆ］た抵抗とを有１７、単−
雷、′ｍ、用ＣＭＣ）Ｓ構成と１２だ電圧制御発振回路
において、前記電流制御発振回路の入力側にＰ形ＦＥＴ
を接続し、該Ｐ形Ｆ Ｅ Ｔのゲート電（歩にＰ形ＦＥ
Ｔと抵抗とを接続することによって、前記電流制御発振
回路の発振周波数を変化させるように１〜たことを特徴
とするものである。
流値に比例して発振周波数が変化する電流制甫１発振回
路と、前記電流制御発振回路の入力側に接トノ（、され
たＰ形Ｆ Ｊ！； Ｔと、前記Ｆ Ｅ Ｔのゲート電極
に接ＡＩＶＩ：さ）１〜だＰ形ＦＥＴ及びｎ形ＦＥＴと
、前記ｎ形ＦＥＴに接続さｆ］た抵抗とを有１７、単−
雷、′ｍ、用ＣＭＣ）Ｓ構成と１２だ電圧制御発振回路
において、前記電流制御発振回路の入力側にＰ形ＦＥＴ
を接続し、該Ｐ形Ｆ Ｅ Ｔのゲート電（歩にＰ形ＦＥ
Ｔと抵抗とを接続することによって、前記電流制御発振
回路の発振周波数を変化させるように１〜たことを特徴
とするものである。
以下、本発明に係る電圧制御発振回路の一実Ｍ（例を図
面を参照して説明する。
面を参照して説明する。
第５図は本発明による実施例の回路図をｉｉｅ Ｌｋも
のである。第５図において、２ｒ！１図と同じ＋νＪ成
については同一符号を例して説り」する。すなわち、本
発明は第５図に示すように、１［１，流制側Ｉ発振回路
１の入力側にＰ形ＦＥＴ６のドレイン？１；、極を接続
１２、該Ｐ形ＦＥＴ６のゲート電極に１１１ｉＪ形Ｉ橿
’ＥＴ５のゲート電極及びドレイン電極と、抵抗１工２
の一端とを接続する。寸だ、Ｐ形ＦＥＴ６のソース電極
及びＰ形ＦＥＴ５のソース電極は正電諒” Ｖ ｃ ｃ
に接続され、抵抗Ｒ２の他端は接地されている。
のである。第５図において、２ｒ！１図と同じ＋νＪ成
については同一符号を例して説り」する。すなわち、本
発明は第５図に示すように、１［１，流制側Ｉ発振回路
１の入力側にＰ形ＦＥＴ６のドレイン？１；、極を接続
１２、該Ｐ形ＦＥＴ６のゲート電極に１１１ｉＪ形Ｉ橿
’ＥＴ５のゲート電極及びドレイン電極と、抵抗１工２
の一端とを接続する。寸だ、Ｐ形ＦＥＴ６のソース電極
及びＰ形ＦＥＴ５のソース電極は正電諒” Ｖ ｃ ｃ
に接続され、抵抗Ｒ２の他端は接地されている。
実施例において、抵抗Ｒ２の値に依看した重層１．はＰ
形ＦＥＴ６を介して電流制御発振回路１の入力１２に流
れるため、入力端子１６の電位Ｖ１が低い時には、電流
制御発振回路１の発振周波数ｆ１は１ｉ（抗Ｒ２の値に
よって変化する。入力電圧ｖ１が太きくなると、入力電
圧Ｖ１に依存した電流がＰ形ＦＥＴ ２を介して′電流
１制御発振回路１の入力１２に流れ、入力１２に流れる
電流はＰ形ＦＥＴ６と２とのそれぞれより流り、込む電
流の和となるため、電流制御発揚回路１の発振周波数は
ｆ。＋ｆ１となる。
形ＦＥＴ６を介して電流制御発振回路１の入力１２に流
れるため、入力端子１６の電位Ｖ１が低い時には、電流
制御発振回路１の発振周波数ｆ１は１ｉ（抗Ｒ２の値に
よって変化する。入力電圧ｖ１が太きくなると、入力電
圧Ｖ１に依存した電流がＰ形ＦＥＴ ２を介して′電流
１制御発振回路１の入力１２に流れ、入力１２に流れる
電流はＰ形ＦＥＴ６と２とのそれぞれより流り、込む電
流の和となるため、電流制御発揚回路１の発振周波数は
ｆ。＋ｆ１となる。
本発明の電圧制御発振回路における電圧−周波数特性を
第４図に示す。すなわち、従来の電圧制御発振回路にお
ける電圧−周波数特性は符号４２て示すようになるが、
本発明にょる卯圧制御発掘回路の市、圧−周波数特性は
符号４１で示すようにぞの１．ｉｉきか変化する。なお
、電圧−周波数特性の傾きに、抵抗Ｒｉの値に依存する
。
第４図に示す。すなわち、従来の電圧制御発振回路にお
ける電圧−周波数特性は符号４２て示すようになるが、
本発明にょる卯圧制御発掘回路の市、圧−周波数特性は
符号４１で示すようにぞの１．ｉｉきか変化する。なお
、電圧−周波数特性の傾きに、抵抗Ｒｉの値に依存する
。
以上の説、明により明らかなように、本発明は、７「１
流制御発振回路の入力に付加的に電流を流すことによっ
て、発振周波数を変化させるため、単一電源用Ｃ−ＭＯ
Ｓ構成の電圧制御発振回路を位相同期発振回路に用いる
場合に、発振周波数と電圧−周波数％性の傾きを任意に
設定できる効果を有するものである。
流制御発振回路の入力に付加的に電流を流すことによっ
て、発振周波数を変化させるため、単一電源用Ｃ−ＭＯ
Ｓ構成の電圧制御発振回路を位相同期発振回路に用いる
場合に、発振周波数と電圧−周波数％性の傾きを任意に
設定できる効果を有するものである。
第１図は従来の単−電、混用Ｃ−ＭＯ３構成による電圧
制御発振回路を示す回路図、卯２図り」−；′０１図の
電圧制御発振回路の′「Ｉも圧−周波数％ ｆ、１台、
」りず！１１性図、第３図は本発明による実が１１例を
小ず回路図第４図１−１ｌ第１図と第６図との乱４圧制
呻発振回路の電圧−周波数特性を示す特性図である３、
１−０−電流制御発振回路 ２−−− ｐ形電界効果トランジスタ ３・−Ｐ形電界効果トランジスタ ４−−−１１形ｆ程界効果トランジスタ５−−− Ｐ形
電界効果トランジスタ ６−−−ｐ形電界効果トランジスタ Ｒ１，Ｒ２−一一抵 抗 特許出願人 日本電気株式金利 、・ パ 代 理 人 弁理士 菅 野 中 ゛；馬１図 単２図 馬３図 単４図
制御発振回路を示す回路図、卯２図り」−；′０１図の
電圧制御発振回路の′「Ｉも圧−周波数％ ｆ、１台、
」りず！１１性図、第３図は本発明による実が１１例を
小ず回路図第４図１−１ｌ第１図と第６図との乱４圧制
呻発振回路の電圧−周波数特性を示す特性図である３、
１−０−電流制御発振回路 ２−−− ｐ形電界効果トランジスタ ３・−Ｐ形電界効果トランジスタ ４−−−１１形ｆ程界効果トランジスタ５−−− Ｐ形
電界効果トランジスタ ６−−−ｐ形電界効果トランジスタ Ｒ１，Ｒ２−一一抵 抗 特許出願人 日本電気株式金利 、・ パ 代 理 人 弁理士 菅 野 中 ゛；馬１図 単２図 馬３図 単４図
Claims (1)
- （１）入力電流値に比例し７て発振周波数が変化する電
流制御発振回路と、前記電圧制御発振回路の入力側に接
続されたＰ形電界効果トランジスタと、前記電界効果ト
ランジスタのゲート電極に接続さｉまたＰ形およびｎ形
電界効果トランジスタと、前記ｎ形電界効果トランジス
タに接続された抵抗とを有し、単一電源用ＣＭＯ８構成
とした電圧制量発振回路において、前記電流制御発振回
路の入力側にＰ形電界効果トランジスタを接続し、該Ｐ
形電界効果トランジスタのゲート電極にＰ形電界効果ト
ランジスタと抵抗とを接続したことを特徴とする電圧制
御発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13686182A JPS5927611A (ja) | 1982-08-06 | 1982-08-06 | 電圧制御発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13686182A JPS5927611A (ja) | 1982-08-06 | 1982-08-06 | 電圧制御発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5927611A true JPS5927611A (ja) | 1984-02-14 |
Family
ID=15185227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13686182A Pending JPS5927611A (ja) | 1982-08-06 | 1982-08-06 | 電圧制御発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5927611A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1523092A1 (en) * | 2003-10-07 | 2005-04-13 | NEC Compound Semiconductor Devices, Ltd. | Oscillator circuit |
| EP1583220A1 (en) * | 2004-03-31 | 2005-10-05 | Broadcom Corporation | An oscillating circuit having a noise reduction circuit |
-
1982
- 1982-08-06 JP JP13686182A patent/JPS5927611A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1523092A1 (en) * | 2003-10-07 | 2005-04-13 | NEC Compound Semiconductor Devices, Ltd. | Oscillator circuit |
| US7164326B2 (en) | 2003-10-07 | 2007-01-16 | Nec Electronics Corporation | Oscillator circuit |
| EP1583220A1 (en) * | 2004-03-31 | 2005-10-05 | Broadcom Corporation | An oscillating circuit having a noise reduction circuit |
| US7042302B2 (en) | 2004-03-31 | 2006-05-09 | Broadcom Corporation | VCO with power supply rejection enhancement circuit |
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