JPS5924458B2 - エラ−訂正回路のチェック方式 - Google Patents
エラ−訂正回路のチェック方式Info
- Publication number
- JPS5924458B2 JPS5924458B2 JP55132564A JP13256480A JPS5924458B2 JP S5924458 B2 JPS5924458 B2 JP S5924458B2 JP 55132564 A JP55132564 A JP 55132564A JP 13256480 A JP13256480 A JP 13256480A JP S5924458 B2 JPS5924458 B2 JP S5924458B2
- Authority
- JP
- Japan
- Prior art keywords
- generator
- error correction
- correction circuit
- data
- check bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
Description
【発明の詳細な説明】
本発明はエラー訂正回路（以下ＥＣＣ回路と称す）の誤
動作をチェックする方式に関し、書込時用のチェックビ
ット発生器と読出時雨のシンドローム発生器とを別個に
有する場合に、読出し時にもチェックビット発生器を利
用してチェックするものである。
動作をチェックする方式に関し、書込時用のチェックビ
ット発生器と読出時雨のシンドローム発生器とを別個に
有する場合に、読出し時にもチェックビット発生器を利
用してチェックするものである。
従来はテストプログラム等によりチェックビット発生器
、シンドローム発生器に入力するデータおよび各発生器
が正しく動作した場合の出力を前以つて用意しておき、
実際の各発生器出力と比較することにより各発生器の動
作のチェックをおこなつていたが、前以つて準備してお
くデータの数に制限があシ、また各発生器の全回路をチ
ェックすることのできるデータを用意することも非常に
困難である。
、シンドローム発生器に入力するデータおよび各発生器
が正しく動作した場合の出力を前以つて用意しておき、
実際の各発生器出力と比較することにより各発生器の動
作のチェックをおこなつていたが、前以つて準備してお
くデータの数に制限があシ、また各発生器の全回路をチ
ェックすることのできるデータを用意することも非常に
困難である。
本発明では、前以つて準備するデータは必要とせず、メ
モリから読み出したデータを利用して各発生器の動作を
確認するものであシ、データのパターンも偏よらず、全
回路にわたつてチェックできる。
モリから読み出したデータを利用して各発生器の動作を
確認するものであシ、データのパターンも偏よらず、全
回路にわたつてチェックできる。
具体的に図面によつて説明すると、
（１）フルワード書込みの場合
ＣＰＵ、ＣＨＰ（チャネルプロセッサ）より書込みデー
タとバイトマークが送られてきて、ＷＲＯ、ＢＭレジス
タにセットされる。
タとバイトマークが送られてきて、ＷＲＯ、ＢＭレジス
タにセットされる。
ＷＲＯにセットされたデータはマージ回路４をとおＶ）
ＷＲＩ、ＷＲ２へ順次シフトされ、また、チェックピッ
ト発生器１で作られたチェックビットも順次ＷＲＩ、Ｗ
Ｒ２へシフトされ、メモリヘ送られる。（２）読出しの
場合 メモリからの読出しデータおよびチェックビットはＲＲ
Ｏレジスタにセットされる。
ＷＲＩ、ＷＲ２へ順次シフトされ、また、チェックピッ
ト発生器１で作られたチェックビットも順次ＷＲＩ、Ｗ
Ｒ２へシフトされ、メモリヘ送られる。（２）読出しの
場合 メモリからの読出しデータおよびチェックビットはＲＲ
Ｏレジスタにセットされる。
ＲＲＯにセットされたデータおよびチェックビットはシ
ンドローム発生器２に入わ、シンドロームビツトが作ら
れ、ｓレジスタにセットされる。
ンドローム発生器２に入わ、シンドロームビツトが作ら
れ、ｓレジスタにセットされる。
エラー検出回路５において、Ｓレジスタの内容を解析し
、エラー情報をＥレジスタにセットし、読出しデータ要
求元に知らせる。また、エラー検出回路５において修正
可能エラーを検出した場合、信号をエラー訂正回路６に
送る。一方、ＲＲＯレジスタのデータ部はマージ回路４
、チェックビット発生器１をとおわＷＲＩにセットされ
、エラー訂正回路において、修正可能エラーであればＷ
Ｒ１のデータおよびチェックビットを修正し、ＷＲ２に
セットし、メモリヘ再書込みし、また読出しデータ要求
元へ送る。またＣＨＰに対してはパリテイ発生器Ｔでパ
リテイを作成してデータに付加して送出する。さらに読
出しのとき、ＷＲＩレジスタのチエツクビツトと、Ｓレ
ジスタのシンドロームビツト卦よびＲＲｌのチエツクビ
ツトの排他的０ＲをＥＯＲ３でとり、その結果をＥレジ
スタヘセツトする。
、エラー情報をＥレジスタにセットし、読出しデータ要
求元に知らせる。また、エラー検出回路５において修正
可能エラーを検出した場合、信号をエラー訂正回路６に
送る。一方、ＲＲＯレジスタのデータ部はマージ回路４
、チェックビット発生器１をとおわＷＲＩにセットされ
、エラー訂正回路において、修正可能エラーであればＷ
Ｒ１のデータおよびチェックビットを修正し、ＷＲ２に
セットし、メモリヘ再書込みし、また読出しデータ要求
元へ送る。またＣＨＰに対してはパリテイ発生器Ｔでパ
リテイを作成してデータに付加して送出する。さらに読
出しのとき、ＷＲＩレジスタのチエツクビツトと、Ｓレ
ジスタのシンドロームビツト卦よびＲＲｌのチエツクビ
ツトの排他的０ＲをＥＯＲ３でとり、その結果をＥレジ
スタヘセツトする。
これによりチエツクビツト発生器１およびシンドローム
発生器２の動作の確認ができる。（３）部分書込みの場
合書込みデータはＷＲＯにセツトされ、読出しデータは
ＲＲＯにセツトされ、書込みデータと同時に送られてく
るバイトマークによつて、ＷＲＯとＲＲＯのデータをマ
ージしチエツクビツト発生器１をとふ・つてＷＲｌにセ
ツトされる。
発生器２の動作の確認ができる。（３）部分書込みの場
合書込みデータはＷＲＯにセツトされ、読出しデータは
ＲＲＯにセツトされ、書込みデータと同時に送られてく
るバイトマークによつて、ＷＲＯとＲＲＯのデータをマ
ージしチエツクビツト発生器１をとふ・つてＷＲｌにセ
ツトされる。
ＲＲＯにセツトされた読出しデータはシンドローム発生
器２でシンドロームビツトが作られ、Ｓレジスタにセツ
トされ、エラー検出回路５で解析し、修正可能エラーな
らば、エラー訂正回路６にてＷＲｌレジスタの内容を修
正する。Ｅレジスタにセツトされたエラー情報は書込み
要求元に送られ、ＷＲ２にセツトされた書込みデータは
メモリに送られる。以上の説明の通りチエツクビツト発
生器１の入力データが、シンドローム発生器２の入力デ
ータと同じである時、読出しデータのチエツクビツト、
チエツクビツト発生器出力｝よびシンドローム発生器出
力を排他的０Ｒすることにより、各回路の動作確認がで
き、故障の早期発見が可能である。
器２でシンドロームビツトが作られ、Ｓレジスタにセツ
トされ、エラー検出回路５で解析し、修正可能エラーな
らば、エラー訂正回路６にてＷＲｌレジスタの内容を修
正する。Ｅレジスタにセツトされたエラー情報は書込み
要求元に送られ、ＷＲ２にセツトされた書込みデータは
メモリに送られる。以上の説明の通りチエツクビツト発
生器１の入力データが、シンドローム発生器２の入力デ
ータと同じである時、読出しデータのチエツクビツト、
チエツクビツト発生器出力｝よびシンドローム発生器出
力を排他的０Ｒすることにより、各回路の動作確認がで
き、故障の早期発見が可能である。
図は本発明の一実施例プロツク図であり、１はチエツク
ビツト発生器、２はシンドローム発生器、３はＥＯＲ回
路、４はマージ回路、５はエラー検出回路、６はエラー
修正回路、７はパリテイ発生器である。
ビツト発生器、２はシンドローム発生器、３はＥＯＲ回
路、４はマージ回路、５はエラー検出回路、６はエラー
修正回路、７はパリテイ発生器である。
Claims (1)
- １ チェックビット発生器とシンドローム発生器とを個
別に備えたエラー訂正回路において、データの読出し時
における読出しデータのチェックビット部と、シンドロ
ーム発生器の出力と、チェックビット発生器の出力との
排他的論理和をとり、エラー訂正回路の動作不良をチェ
ックすることを特徴とするエラー訂正回路のチェック方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55132564A JPS5924458B2 (ja) | 1980-09-24 | 1980-09-24 | エラ−訂正回路のチェック方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55132564A JPS5924458B2 (ja) | 1980-09-24 | 1980-09-24 | エラ−訂正回路のチェック方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5757346A JPS5757346A (en) | 1982-04-06 |
| JPS5924458B2 true JPS5924458B2 (ja) | 1984-06-09 |
Family
ID=15084244
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55132564A Expired JPS5924458B2 (ja) | 1980-09-24 | 1980-09-24 | エラ−訂正回路のチェック方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5924458B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4809273A (en) * | 1987-01-29 | 1989-02-28 | International Business Machines Corporation | Device for verifying operation of a checking code generator |
| JPH0461027U (ja) * | 1990-10-03 | 1992-05-26 | ||
| FR2917833B1 (fr) | 2007-06-21 | 2010-03-26 | V & M France | Procede et appareil de controle non destructif manuel d'axes d'essieu tubulaires a profils de rayons interne et externe variables |
-
1980
- 1980-09-24 JP JP55132564A patent/JPS5924458B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5757346A (en) | 1982-04-06 |
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