JPS5922234B2 - 液晶制御回路 - Google Patents
液晶制御回路Info
- Publication number
- JPS5922234B2 JPS5922234B2 JP10138774A JP10138774A JPS5922234B2 JP S5922234 B2 JPS5922234 B2 JP S5922234B2 JP 10138774 A JP10138774 A JP 10138774A JP 10138774 A JP10138774 A JP 10138774A JP S5922234 B2 JPS5922234 B2 JP S5922234B2
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- JP
- Japan
- Prior art keywords
- liquid crystal
- terminal
- power source
- circuit
- transistors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Liquid Crystal Display Device Control (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
本発明に交流電力の制御回路に係り、特に液晶素子等か
ら成る負荷に対して交流電源から供給される電力を制御
するための回路に関する。
ら成る負荷に対して交流電源から供給される電力を制御
するための回路に関する。
液晶の電気光学効果を利用した表示素子は低電力でしか
も平板構造にできることから従来の表示素子にとつてか
わつて実用され始めている。
も平板構造にできることから従来の表示素子にとつてか
わつて実用され始めている。
この液晶表示素子は、直流励起した場合には電気化学的
な反応が発生して液晶の特性が劣化することから、一般
には交流励起が行なわれている。交流励起を行なう場合
に、交流電源を用いて行なわんとすると制御回路が複雑
高価となるため従来は直流電源を用いて励起し、電気化
学的な反応が発生しない程度の周期で液晶素子に印加す
る電圧または電流の極性を反転させる方法がとられてき
た。直流電源を用いて液晶素子を交流励起するための回
路としては、例えば特開昭４９−４０４９８がある。こ
れは一つの液晶素子あたり１対２個の相補トランジスタ
Ｔｒｌ、Ｔｒ２および２個のダイオードＤ１、Ｄ２を用
いてスイッチング回路を構成し、前記相補トランジスタ
Ｔｒｌ、Ｔｒ２のベースに同時に順方向バイアス電圧を
印加するものであるが、前記トランジスタＴｒ２のバイ
アス回路がコンデンサＣおよび抵抗Ｒ３により交流結合
されているためτ＝ＣＲ３なる時定数τを有する。従つ
て液晶素子Ｚを長時間にわたり点灯状態にしておきたい
場合には時定数τを大きな値に選ばなけれぱならない。
例えば液晶素子Ｚを１秒間点灯したい場合には抵抗Ｒ３
を１００にΩとするとコンデンサＣの容量は１０μＦ以
上が必要となり、１０秒間点灯したい場合には１００厨
’以上が必要となり、回路の集積回路化が困難となる。
また交流電源を用いて液晶素子等を交流励起する他の方
法として、特公昭４８−４２４００がある。
な反応が発生して液晶の特性が劣化することから、一般
には交流励起が行なわれている。交流励起を行なう場合
に、交流電源を用いて行なわんとすると制御回路が複雑
高価となるため従来は直流電源を用いて励起し、電気化
学的な反応が発生しない程度の周期で液晶素子に印加す
る電圧または電流の極性を反転させる方法がとられてき
た。直流電源を用いて液晶素子を交流励起するための回
路としては、例えば特開昭４９−４０４９８がある。こ
れは一つの液晶素子あたり１対２個の相補トランジスタ
Ｔｒｌ、Ｔｒ２および２個のダイオードＤ１、Ｄ２を用
いてスイッチング回路を構成し、前記相補トランジスタ
Ｔｒｌ、Ｔｒ２のベースに同時に順方向バイアス電圧を
印加するものであるが、前記トランジスタＴｒ２のバイ
アス回路がコンデンサＣおよび抵抗Ｒ３により交流結合
されているためτ＝ＣＲ３なる時定数τを有する。従つ
て液晶素子Ｚを長時間にわたり点灯状態にしておきたい
場合には時定数τを大きな値に選ばなけれぱならない。
例えば液晶素子Ｚを１秒間点灯したい場合には抵抗Ｒ３
を１００にΩとするとコンデンサＣの容量は１０μＦ以
上が必要となり、１０秒間点灯したい場合には１００厨
’以上が必要となり、回路の集積回路化が困難となる。
また交流電源を用いて液晶素子等を交流励起する他の方
法として、特公昭４８−４２４００がある。
これは一つの液晶素子あたり、１個のトランジスタ２６
および１個のコンデンサ２８を夫々直流接続してスイッ
チング回路を構成したものであるが、この場合もコンデ
ンサ２８を用いているので回路の集積回路化が困難であ
る。本発明は上記のような点に鑑みなされたもので、コ
ンデンサを使用せず、集積回路化の容易な液晶制御回路
を提供するものである。
および１個のコンデンサ２８を夫々直流接続してスイッ
チング回路を構成したものであるが、この場合もコンデ
ンサ２８を用いているので回路の集積回路化が困難であ
る。本発明は上記のような点に鑑みなされたもので、コ
ンデンサを使用せず、集積回路化の容易な液晶制御回路
を提供するものである。
すなわち、一つの液晶素子あたり１対２個の相補トラン
ジスタと２個のダイオードを用いてスイッチング回路を
構成し、前記相補トランジスタの両ベースまたはゲート
を共通接続した点に交流電源の電力の一部を選択的に与
え、前記相補トランジスタを交互に順方向バイアスする
ようにした液晶制御回路を提供するものである。次に図
面を参照して、本発明回路の制御回路の一実施例を説明
する。
ジスタと２個のダイオードを用いてスイッチング回路を
構成し、前記相補トランジスタの両ベースまたはゲート
を共通接続した点に交流電源の電力の一部を選択的に与
え、前記相補トランジスタを交互に順方向バイアスする
ようにした液晶制御回路を提供するものである。次に図
面を参照して、本発明回路の制御回路の一実施例を説明
する。
交流電源例えば商用電源１が変成器２の１次巻線２Ｐに
接続され、この変成器２の２次巻線２Ｓの一端は接地さ
れ、他端は複数の負荷例えば液晶素子３１〜３ｎの一端
に接続されると、ともに波形変換回路４に接続されてい
る。
接続され、この変成器２の２次巻線２Ｓの一端は接地さ
れ、他端は複数の負荷例えば液晶素子３１〜３ｎの一端
に接続されると、ともに波形変換回路４に接続されてい
る。
該回路４の出力から前記液晶素子３１〜３ｎの数に応じ
て設けられた各トランスミツシヨンゲート５１〜５ｎの
入力端子１Ｎに接続されている。前記波形変換回路４お
よびトランスミツシヨンゲート５１〜５ｎは外部より士
Ｅボルトの直流電圧が印加されて動作するもので、Ｅの
値は例えば５ボルトでもよい。前記各トランスミツシヨ
ンゲート５１〜５ｎの制御端子Ｃには夫々の外部端子６
１〜６ｎより選択信号が供給される如くに接続され、ト
ランスミツシヨンゲート５１〜５ｎの出力端子０ＵＴと
前記液晶素子３１〜３ｎの他端との間に夫々交流スイツ
チング回路７１〜７ｎが接続されて制御回路が構成され
ている。各液晶素子３１〜３ｎに対する夫夫のスイツチ
ング回路７１〜７ｎは同一であるからその一つの回路７
１のみについて説明する。すなわちエミツタが共通接地
されるとともにベースが共通接続された一対の相補トラ
ンジスタすなわちＮＰＮ形トランジスタＴＲｌおよびＰ
ＮＰ形トランジスタＴＲ２が設けられ、両トランジスタ
ＴＲｌ，ＴＲ２のコレクタ間に、トランジスタＴＲｌの
コレクタ側がカソードで、トランジスタＴＲ２のコレク
タ側がアノードの方向で、２つのダイオードＤｌ，Ｄ２
が直列接続される。そして２つのダイオードＤｌ，Ｄ２
の接続点から液晶素子３１に接続され、２つのトランジ
スタＴＲｌ，ＴＲ２の共通ベースは抵抗Ｒ２により接地
されると、ともに抵抗Ｒ１を介してトランスミツシヨン
ゲート５１の出力端子０ＵＴに接続されてスイツチング
回路７１が構成されている。次に動作を説明する。
て設けられた各トランスミツシヨンゲート５１〜５ｎの
入力端子１Ｎに接続されている。前記波形変換回路４お
よびトランスミツシヨンゲート５１〜５ｎは外部より士
Ｅボルトの直流電圧が印加されて動作するもので、Ｅの
値は例えば５ボルトでもよい。前記各トランスミツシヨ
ンゲート５１〜５ｎの制御端子Ｃには夫々の外部端子６
１〜６ｎより選択信号が供給される如くに接続され、ト
ランスミツシヨンゲート５１〜５ｎの出力端子０ＵＴと
前記液晶素子３１〜３ｎの他端との間に夫々交流スイツ
チング回路７１〜７ｎが接続されて制御回路が構成され
ている。各液晶素子３１〜３ｎに対する夫夫のスイツチ
ング回路７１〜７ｎは同一であるからその一つの回路７
１のみについて説明する。すなわちエミツタが共通接地
されるとともにベースが共通接続された一対の相補トラ
ンジスタすなわちＮＰＮ形トランジスタＴＲｌおよびＰ
ＮＰ形トランジスタＴＲ２が設けられ、両トランジスタ
ＴＲｌ，ＴＲ２のコレクタ間に、トランジスタＴＲｌの
コレクタ側がカソードで、トランジスタＴＲ２のコレク
タ側がアノードの方向で、２つのダイオードＤｌ，Ｄ２
が直列接続される。そして２つのダイオードＤｌ，Ｄ２
の接続点から液晶素子３１に接続され、２つのトランジ
スタＴＲｌ，ＴＲ２の共通ベースは抵抗Ｒ２により接地
されると、ともに抵抗Ｒ１を介してトランスミツシヨン
ゲート５１の出力端子０ＵＴに接続されてスイツチング
回路７１が構成されている。次に動作を説明する。
第２図ａは変成器２の二次側の電圧波形を示し、交流電
源１に商用電源を用いた場合の例で波形は正弦波、振幅
は液晶素子３１〜３ｎを励起するに十分な電圧を有する
ものとする。このような正弦波電圧が液晶素子３１〜３
ｎの一端と接地間に印加されるが、トランジスタＴＲｌ
，ＴＲ２が０ＦＦ状態ではダイオードＤｌ，Ｄ２により
両トランジスタＴＲｌ，ＴＲ２のベース・コレクタ接合
が順方向バイアスされることはなく液晶素子には電流が
流れない（または電圧が印加されない）。この時トラン
ジスタＴＲｌのコレクタには第２図ｂに示す如くに第２
図ａの正弦波電圧の正の半サイクルの電圧が印加され、
トランジスタＴＲ２のコレクタには第２図ｃに示す如く
にａの負の半サイクル電圧が印加されている。従つて両
トランジスタＴＲｌ，ＴＲ２は第２図Ｂ，ｃの電圧にそ
れぞれ耐えるものでなければならない。また第２図ａの
正弦波電圧は波形変換回路４にも供給されており、該回
路４の出力には第２図ｄに示す如くの矩形波電圧を得る
。
源１に商用電源を用いた場合の例で波形は正弦波、振幅
は液晶素子３１〜３ｎを励起するに十分な電圧を有する
ものとする。このような正弦波電圧が液晶素子３１〜３
ｎの一端と接地間に印加されるが、トランジスタＴＲｌ
，ＴＲ２が０ＦＦ状態ではダイオードＤｌ，Ｄ２により
両トランジスタＴＲｌ，ＴＲ２のベース・コレクタ接合
が順方向バイアスされることはなく液晶素子には電流が
流れない（または電圧が印加されない）。この時トラン
ジスタＴＲｌのコレクタには第２図ｂに示す如くに第２
図ａの正弦波電圧の正の半サイクルの電圧が印加され、
トランジスタＴＲ２のコレクタには第２図ｃに示す如く
にａの負の半サイクル電圧が印加されている。従つて両
トランジスタＴＲｌ，ＴＲ２は第２図Ｂ，ｃの電圧にそ
れぞれ耐えるものでなければならない。また第２図ａの
正弦波電圧は波形変換回路４にも供給されており、該回
路４の出力には第２図ｄに示す如くの矩形波電圧を得る
。
この矩形波電圧はトランスミツシヨンゲート５１〜５ｎ
の入力端子１Ｎに供給され、外部端子６１〜６ｎに加え
られる選択信号に制御されて出力端子０ＵＴに伝達され
る。すなわち、今外部端子６１に第２図ｅに示す如くの
第２図ｄの矩形波に同期した選択信号が印加されるとト
ランスミツシヨンゲート５１の出力端子０ＵＴには例え
ば第２図ｆに示す如くのスイツチ制御信号を得る。この
場合、前記選択信号（第２図ｅ）の高レベル期間は負荷
である液晶素子に電力を供給して点灯（散乱）させるこ
とを意味し、低レベル期間は非点灯を意味するものとし
、トランスミツシヨンゲート５１は前記選択信号（第２
図ｅ）の高レベル期間で入力端子１Ｎと出力端子０ＵＴ
が接続され、低レベル期間で出力端子０ＵＴ開放となる
ように動作するものとする。前記スイツチ制御信号（第
２図ｆ）は交流スイツチング回路７１を構成するトラン
ジスタＴＲｌ，ＴＲ２のベースに抵抗Ｒ１を介して供給
され、両トランジスタＴＲｌ，ＴＲ２を交互に０Ｎせし
める。すなわち、第２図ｆのスイツチ制御信号の高レベ
ル期間ではトランジスタＴＲｌが０Ｎし、低レベル期間
ではトランジスタＴＲ２が０Ｎする。またスイツチ制御
信号のないＯレベル期間では両トランジスタＴＲｌ，Ｔ
Ｒ２ともに０ＦＦである。従つて負荷である液晶素子３
１には第２図ｇに示す如くに、前記選択信号（第２図ｅ
）に応じて、第２図ａに示した変成器２の二次電圧が選
択的に印加され、点灯・非点灯の制御がなされる。なお
第１図における抵抗Ｒ２はトランスミツシヨンゲート５
１の出力端子０ＵＴが開放状態にある時すなわちスイツ
チ制御信号が供給されない時に、両トランジスタＴＲｌ
，ＴＲ２のベース電位をＯ電位に安定化ならしめるため
のものである。以上のようにして外部端子６１〜６ｎに
夫々選択信号を加えることにより、負荷である液晶素子
３１〜３ｎを任意に点灯・非点灯制御することができる
。
の入力端子１Ｎに供給され、外部端子６１〜６ｎに加え
られる選択信号に制御されて出力端子０ＵＴに伝達され
る。すなわち、今外部端子６１に第２図ｅに示す如くの
第２図ｄの矩形波に同期した選択信号が印加されるとト
ランスミツシヨンゲート５１の出力端子０ＵＴには例え
ば第２図ｆに示す如くのスイツチ制御信号を得る。この
場合、前記選択信号（第２図ｅ）の高レベル期間は負荷
である液晶素子に電力を供給して点灯（散乱）させるこ
とを意味し、低レベル期間は非点灯を意味するものとし
、トランスミツシヨンゲート５１は前記選択信号（第２
図ｅ）の高レベル期間で入力端子１Ｎと出力端子０ＵＴ
が接続され、低レベル期間で出力端子０ＵＴ開放となる
ように動作するものとする。前記スイツチ制御信号（第
２図ｆ）は交流スイツチング回路７１を構成するトラン
ジスタＴＲｌ，ＴＲ２のベースに抵抗Ｒ１を介して供給
され、両トランジスタＴＲｌ，ＴＲ２を交互に０Ｎせし
める。すなわち、第２図ｆのスイツチ制御信号の高レベ
ル期間ではトランジスタＴＲｌが０Ｎし、低レベル期間
ではトランジスタＴＲ２が０Ｎする。またスイツチ制御
信号のないＯレベル期間では両トランジスタＴＲｌ，Ｔ
Ｒ２ともに０ＦＦである。従つて負荷である液晶素子３
１には第２図ｇに示す如くに、前記選択信号（第２図ｅ
）に応じて、第２図ａに示した変成器２の二次電圧が選
択的に印加され、点灯・非点灯の制御がなされる。なお
第１図における抵抗Ｒ２はトランスミツシヨンゲート５
１の出力端子０ＵＴが開放状態にある時すなわちスイツ
チ制御信号が供給されない時に、両トランジスタＴＲｌ
，ＴＲ２のベース電位をＯ電位に安定化ならしめるため
のものである。以上のようにして外部端子６１〜６ｎに
夫々選択信号を加えることにより、負荷である液晶素子
３１〜３ｎを任意に点灯・非点灯制御することができる
。
なお本発明の液晶制御回路により負荷に供給される電圧
波形は、例えば交流電源が商用電源等のように正弦波形
の場合には、正確には第３図に示す如くにクロスオーバ
ー歪を有する。これはダイオードＤｌ，Ｄ２の順方向電
圧降下およびトランジスタＴＲｌ，ＴＲ２のコレクタ・
エミツタ間飽和電圧によるものであるが、この歪量は小
さく、特に液晶負荷を駆動する場合等は全つく問題とな
らない。上記実施例においては波形変換回路４を用いて
正弦波を矩形波に変換し、これをスイツチ制御信号とし
て用いたが、正弦波をそのまま用いてもよい。
波形は、例えば交流電源が商用電源等のように正弦波形
の場合には、正確には第３図に示す如くにクロスオーバ
ー歪を有する。これはダイオードＤｌ，Ｄ２の順方向電
圧降下およびトランジスタＴＲｌ，ＴＲ２のコレクタ・
エミツタ間飽和電圧によるものであるが、この歪量は小
さく、特に液晶負荷を駆動する場合等は全つく問題とな
らない。上記実施例においては波形変換回路４を用いて
正弦波を矩形波に変換し、これをスイツチ制御信号とし
て用いたが、正弦波をそのまま用いてもよい。
すなわち、例えば第１図において、変成器２の２次巻２
Ｓに所望の電圧が得られるように設けられたタツプ２Ｔ
からの正弦波電圧を直接トランスミツシヨンゲート５１
〜５ｎの入力端子１Ｎに供給しても上記実施例と同様の
動作を行なわせることができる。さらに上記実施例にお
いては交流スイツチング回路を構成するトランジスタＴ
Ｒｌ，ＴＲ２にバイポーラトランジスタを用いた９１Ｊ
Ｃついて説明したが、トランジスタの０ＦＦ時リーク電
流が問題となるような場合には、ユニポーラトランジス
タ例えばエンハンスメント形ＭＯＳ電界効果トランジス
タを用いて構成してもよい。
Ｓに所望の電圧が得られるように設けられたタツプ２Ｔ
からの正弦波電圧を直接トランスミツシヨンゲート５１
〜５ｎの入力端子１Ｎに供給しても上記実施例と同様の
動作を行なわせることができる。さらに上記実施例にお
いては交流スイツチング回路を構成するトランジスタＴ
Ｒｌ，ＴＲ２にバイポーラトランジスタを用いた９１Ｊ
Ｃついて説明したが、トランジスタの０ＦＦ時リーク電
流が問題となるような場合には、ユニポーラトランジス
タ例えばエンハンスメント形ＭＯＳ電界効果トランジス
タを用いて構成してもよい。
すなわち第４図に示す如くに、トランジスタＴＲｌの代
りにＮチヤンネル電界効果トランジスタＴＲ／を用い、
トランジスタＴＲ２の代りにＰチヤンネル電界効果トラ
ンジスタＴＲ２′を用い、両トランジスタＴＲｌ５，Ｔ
Ｒ２５のソースを接地するとともにゲートを共通接続し
て抵抗Ｒ２を介して接地する。両トランジスタＴＲｌ′
，ＴＲ２′のドレイン間には第１図と同様にダイオード
Ｄｌ，Ｄ２を接続し、該ダイオードＤｌ，Ｄ２の接続点
より負荷の液晶素子の一端に接続し、前記トランジスタ
ＴＲ／，ＴＲ２′の共通ゲートにスイツチ制御信号を印
加するようにすればよい。この場合第１図の抵抗Ｒ，は
省略してよい。さらにトランジスタＴＲ／，ＴＲ２′の
０ＦＦ時リーク電流が問題となる場合には負荷と並列に
所定値のインピーダンスを接続してもよい。以上詳記し
たように本発明によれば交流電源を用いて負荷を選択的
に駆動する場合の交流制御回路として構成が簡単で且つ
安価で実用的な回路を得ることができる。
りにＮチヤンネル電界効果トランジスタＴＲ／を用い、
トランジスタＴＲ２の代りにＰチヤンネル電界効果トラ
ンジスタＴＲ２′を用い、両トランジスタＴＲｌ５，Ｔ
Ｒ２５のソースを接地するとともにゲートを共通接続し
て抵抗Ｒ２を介して接地する。両トランジスタＴＲｌ′
，ＴＲ２′のドレイン間には第１図と同様にダイオード
Ｄｌ，Ｄ２を接続し、該ダイオードＤｌ，Ｄ２の接続点
より負荷の液晶素子の一端に接続し、前記トランジスタ
ＴＲ／，ＴＲ２′の共通ゲートにスイツチ制御信号を印
加するようにすればよい。この場合第１図の抵抗Ｒ，は
省略してよい。さらにトランジスタＴＲ／，ＴＲ２′の
０ＦＦ時リーク電流が問題となる場合には負荷と並列に
所定値のインピーダンスを接続してもよい。以上詳記し
たように本発明によれば交流電源を用いて負荷を選択的
に駆動する場合の交流制御回路として構成が簡単で且つ
安価で実用的な回路を得ることができる。
本発明回路は例えば液晶を用いた大形広告パネルあるい
は大形の電子時計等を駆動する場合に用いて特に顕著な
効果を発揮するものである。
は大形の電子時計等を駆動する場合に用いて特に顕著な
効果を発揮するものである。
第１図は本発明に係る制御回路の一実施例を説明するた
めの回路構成図、第２図および第３図は第１図の回路の
動作を説明するための波形図、第４図は第１図スイツチ
ング回路の他の実施例を説明するための回路結線図であ
る。 図において、１は交流電源、２は変成器、３１〜３ｎは
負荷、４は波形変換回路、５１〜５ｎはトランスミツシ
ヨンゲート、６１〜６ｎは外部端子、７１〜７ｎは交流
スイツチング回路、ＴＲｌ，ＴＲ２はバイポーラトラン
ジスタ、Ｄｌ，Ｄ２はダイオード、Ｒｌ，Ｒ２は抵抗、
ＴＲｌ′，ＴＲ２′はユニポーラトランジスタ、＋Ｅ，
−Ｅは直流電圧である。
めの回路構成図、第２図および第３図は第１図の回路の
動作を説明するための波形図、第４図は第１図スイツチ
ング回路の他の実施例を説明するための回路結線図であ
る。 図において、１は交流電源、２は変成器、３１〜３ｎは
負荷、４は波形変換回路、５１〜５ｎはトランスミツシ
ヨンゲート、６１〜６ｎは外部端子、７１〜７ｎは交流
スイツチング回路、ＴＲｌ，ＴＲ２はバイポーラトラン
ジスタ、Ｄｌ，Ｄ２はダイオード、Ｒｌ，Ｒ２は抵抗、
ＴＲｌ′，ＴＲ２′はユニポーラトランジスタ、＋Ｅ，
−Ｅは直流電圧である。
Claims (1)
- １ 第１の端子及び第２の端子を有する交流電源と、エ
ミッタまたはソースが前記交流電源の第１の端子に共通
接続され、ベースまたはゲートが共通接続された相補ト
ランジスタと、該相補トランジスタの各コレクタまたは
各ドレイン間に順方向となるように直列接続された２個
のダイオードと、該２個のダイオードの接続部及び前記
交流電源の第２端子間に接続された液晶と、前記相補ト
ランジスタの共通接続されたベースまたはゲートと出力
端子が接続され、入力端子に前記交流電源の第２の端子
と同相の交流信号が入力され、また制御端子に液晶の点
灯・非点灯を制御する選択信号が入力されるトランスミ
ッションゲートとを具備してなることを特徴とする液晶
制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10138774A JPS5922234B2 (ja) | 1974-09-05 | 1974-09-05 | 液晶制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10138774A JPS5922234B2 (ja) | 1974-09-05 | 1974-09-05 | 液晶制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5129097A JPS5129097A (ja) | 1976-03-11 |
| JPS5922234B2 true JPS5922234B2 (ja) | 1984-05-25 |
Family
ID=14299337
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10138774A Expired JPS5922234B2 (ja) | 1974-09-05 | 1974-09-05 | 液晶制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5922234B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60188220A (ja) * | 1984-03-02 | 1985-09-25 | Daifuku Co Ltd | 仕分け装置 |
| JPH0439219Y2 (ja) * | 1985-03-19 | 1992-09-14 |
-
1974
- 1974-09-05 JP JP10138774A patent/JPS5922234B2/ja not_active Expired
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60188220A (ja) * | 1984-03-02 | 1985-09-25 | Daifuku Co Ltd | 仕分け装置 |
| JPH0439219Y2 (ja) * | 1985-03-19 | 1992-09-14 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5129097A (ja) | 1976-03-11 |
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