JPS59221141A - Ｆｓｋ復調回路 - Google Patents
Ｆｓｋ復調回路Info
- Publication number
- JPS59221141A JPS59221141A JP58096571A JP9657183A JPS59221141A JP S59221141 A JPS59221141 A JP S59221141A JP 58096571 A JP58096571 A JP 58096571A JP 9657183 A JP9657183 A JP 9657183A JP S59221141 A JPS59221141 A JP S59221141A
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- JP
- Japan
- Prior art keywords
- output
- circuit
- signal
- phase
- frequency
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/10—Frequency-modulated carrier systems, i.e. using frequency-shift keying
- H04L27/14—Demodulator circuits; Receiver circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａｌ 発明の孜南分野
本発明は、人力するＦ８に信号を復調するＦ８Ｋ［調回
路に係り、特に、回路構成を簡単化したＦＳＫ復調回路
に関するものである。
路に係り、特に、回路構成を簡単化したＦＳＫ復調回路
に関するものである。
ｌｂｌ 技術の背景
通信の分野において、人力する信号を異なる周波数を用
いて変調するＦＳＫ変調号式がある。
いて変調するＦＳＫ変調号式がある。
第１図は、ＦＩＫ変調方式の一実施例説明図である。
例えば、送信側で、第１図（ａｌに示す２値信号をＦＳ
Ｋ変調する場合には、第１図（ａｔに示す信号の＠′１
２レベルを周波数ｊＩに、また、０”レベルを周波数ｆ
、に対応させて変調し、第１図（ｂｌに示す如きＦ８に
信号として出力する。
Ｋ変調する場合には、第１図（ａｔに示す信号の＠′１
２レベルを周波数ｊＩに、また、０”レベルを周波数ｆ
、に対応させて変調し、第１図（ｂｌに示す如きＦ８に
信号として出力する。
また、かかるシステムの受信側では、かかるＦ８に信号
を復調するＦＳＫ復調回路が設けられている。
を復調するＦＳＫ復調回路が設けられている。
ｔｃ＋ 従来技術と問題点
以下、従来のＦ８に復調回路の一実施例を説明する。
第２図は、従来のＦＳＫ復調回路の一実施例構成図であ
る。図において、ｌは成形整形回路、２は位相比較器、
３は低域ｆ波器、４は分局器、Ｏ１は排他的論理和ゲー
ト、Ｇ、は論理Ｐゲート、電及びＧ、は論理積ゲート、
１Ｎ■はインバータ、０８Ｃ，及びｏｓｅ、は発振器で
ある。
る。図において、ｌは成形整形回路、２は位相比較器、
３は低域ｆ波器、４は分局器、Ｏ１は排他的論理和ゲー
ト、Ｇ、は論理Ｐゲート、電及びＧ、は論理積ゲート、
１Ｎ■はインバータ、０８Ｃ，及びｏｓｅ、は発振器で
ある。
第３図は、第１図の動作説明図であり、同図ｔａｌ〜ｔ
ｄｌはそれぞれ、第１図の（ａｔ〜ｔｄ１点の波形に対
厄する。
ｄｌはそれぞれ、第１図の（ａｔ〜ｔｄ１点の波形に対
厄する。
今、第２図に示す従来のＦ８に復調回路の入力端子ＩＮ
にＦ Ｓ Ｋ信号が人力すると、か乃）るＦＳＫ信号は
波形整形回路１で、第３図（ａｔに示す如く方形波に整
形され、位相比較器２を構成する排他的論理和ケートＧ
１の一方の入力端子に人力する。
にＦ Ｓ Ｋ信号が人力すると、か乃）るＦＳＫ信号は
波形整形回路１で、第３図（ａｔに示す如く方形波に整
形され、位相比較器２を構成する排他的論理和ケートＧ
１の一方の入力端子に人力する。
この際、排他的論理和ゲートＧＩの他方の入力端子には
、分周器４の出力、すなわち第３図ｔｂｌに示す如き信
号が入力されている。したがって、位相比較器２におい
ては、波形整形回路１の出力と分周器２の出力との位相
比較を行い、その位相比較結果を、第３図ｔｅｌに示す
如き信号として出力される。かかる位相比較器２の出力
は、低域ｆ波器３を介することにより、直流成分だけを
取り出し、第３図ｔｄｌに示す如き、ＦＳＫ復詞出力と
して、出力端子ＯＵＴから出力される。
、分周器４の出力、すなわち第３図ｔｂｌに示す如き信
号が入力されている。したがって、位相比較器２におい
ては、波形整形回路１の出力と分周器２の出力との位相
比較を行い、その位相比較結果を、第３図ｔｅｌに示す
如き信号として出力される。かかる位相比較器２の出力
は、低域ｆ波器３を介することにより、直流成分だけを
取り出し、第３図ｔｄｌに示す如き、ＦＳＫ復詞出力と
して、出力端子ＯＵＴから出力される。
尚、位相比較器２の出力は、論理積ゲートＧ８並びにイ
ンバータＩＮＶを弁して論理積ゲートＧ４に入力される
。したがって、波形整形回路ｌの出力と分局器４の出力
の位相が異なった時には、発振器０８ＣＸの出力が分周
器４のクロックとして入力し、また、波形整形回路ｌの
出力と分局器４の出力の位相が同位相になった時には、
発振器０８０２の出力が分周器４のクロ、りとして人力
する。
ンバータＩＮＶを弁して論理積ゲートＧ４に入力される
。したがって、波形整形回路ｌの出力と分局器４の出力
の位相が異なった時には、発振器０８ＣＸの出力が分周
器４のクロックとして入力し、また、波形整形回路ｌの
出力と分局器４の出力の位相が同位相になった時には、
発振器０８０２の出力が分周器４のクロ、りとして人力
する。
この場合、発振器０８Ｃ，の発振周波数ｆＩと発振器Ｕ
８Ｃ！の発振周波数ｆ、の関係は、ｆ Ｉ＞ ｆ ｔで
あり、また、分局器４の最大分局数を２０とすると、ｆ
１＝２叶’ ｆＨ１ｆｔ＝２ｎ＋１ｆｘ、 テ示Ｔコト
カできる。尚、ここでＪＨは上限周波数、ｆＬは丁限周
波数である。通常Ｉｎ＞ｆｓ（スペース周波■。
８Ｃ！の発振周波数ｆ、の関係は、ｆ Ｉ＞ ｆ ｔで
あり、また、分局器４の最大分局数を２０とすると、ｆ
１＝２叶’ ｆＨ１ｆｔ＝２ｎ＋１ｆｘ、 テ示Ｔコト
カできる。尚、ここでＪＨは上限周波数、ｆＬは丁限周
波数である。通常Ｉｎ＞ｆｓ（スペース周波■。
ｆＬ＜ｆＭ（マーク周波数）とし、ｆｏ＜中心周波数）
数ｆ１と発振器Ｏ８Ｃ，の発振周波数ｆｔを選んでいる
。このとき、第２図に示すＦＳＫ復調回路は、ｆＬ＜Ｊ
＜ｆＨの関係にあるｉｉ’ｓＫ信号の周波１Ｍ、ｆにロ
ックすることか可能となり、ロック状態でのなる。
数ｆ１と発振器Ｏ８Ｃ，の発振周波数ｆｔを選んでいる
。このとき、第２図に示すＦＳＫ復調回路は、ｆＬ＜Ｊ
＜ｆＨの関係にあるｉｉ’ｓＫ信号の周波１Ｍ、ｆにロ
ックすることか可能となり、ロック状態でのなる。
しかしながら、か力）る従来のＦ８に″４ｉＬ調回路は
、以下の欠点を有するものであった。すなわち、従来の
ＦＳＫ復調回路は、２つの相異なる発振周波数を有する
発振器を必要とするため、回路構成が大型化するという
欠点があった。一般的に、このように、２つの相異なる
発振周波数を有する発振器を必要とする場合には、１つ
の高い発振周波数を、分周比の相異なる分周器により、
分周して目的とする周波数を得るＣとが多いが、ＦＳＫ
信号をあつかう場合には、用いる２つの発振器の発振周
波数自体が相当高い周波数を必要とするため、２つの発
振周波数の最小公倍数を選んでも、通常の論理素子が使
用できる周波数を越えてしまい、実現が困難ｌこなる。
、以下の欠点を有するものであった。すなわち、従来の
ＦＳＫ復調回路は、２つの相異なる発振周波数を有する
発振器を必要とするため、回路構成が大型化するという
欠点があった。一般的に、このように、２つの相異なる
発振周波数を有する発振器を必要とする場合には、１つ
の高い発振周波数を、分周比の相異なる分周器により、
分周して目的とする周波数を得るＣとが多いが、ＦＳＫ
信号をあつかう場合には、用いる２つの発振器の発振周
波数自体が相当高い周波数を必要とするため、２つの発
振周波数の最小公倍数を選んでも、通常の論理素子が使
用できる周波数を越えてしまい、実現が困難ｌこなる。
またＦＳＫ方式を複数の周波数チャネルに対して使用す
る場合には、発振周波数をチャネル毎に切替える必要が
あり、多数の発振周波数が必要となるため、発振部の回
路構成が複雑となる欠点があった。
る場合には、発振周波数をチャネル毎に切替える必要が
あり、多数の発振周波数が必要となるため、発振部の回
路構成が複雑となる欠点があった。
［ｄｌ 発明の目的
本発明は、かかる従来のＦ８に′４ｉｆ４回路の欠点に
鑑み、回路構成の簡単なＦ８に復調回路を提供すること
を目的とする。
鑑み、回路構成の簡単なＦ８に復調回路を提供すること
を目的とする。
町 発明の構成
本発明は、か力）る目的を達成するために、入力するＦ
８に信号をディジタル信号に変換して出力する波形整形
手段１発振器からの信号を７ＩＩＩ算し、所定段数の値
を出力とする分周器、該波形整形手段出力と分周器出力
との位相比較を行う位相比較手段を有し、該位相比較手
段出力をｆ波して、Ｆ８に復調信号を得るＦ８に復調回
路において、少なくとも該位相比較手段出力をもとにパ
ラメータを決定して出力するパラメータ発生部、該パラ
メータ発生部からのパラメータを累加算する加算手段を
設け、該加算手段の加算数が所定数を越えた時、該分周
器の刀口算Ｉ１１．そりセットするように構成したこと
を特徴とするものである。
８に信号をディジタル信号に変換して出力する波形整形
手段１発振器からの信号を７ＩＩＩ算し、所定段数の値
を出力とする分周器、該波形整形手段出力と分周器出力
との位相比較を行う位相比較手段を有し、該位相比較手
段出力をｆ波して、Ｆ８に復調信号を得るＦ８に復調回
路において、少なくとも該位相比較手段出力をもとにパ
ラメータを決定して出力するパラメータ発生部、該パラ
メータ発生部からのパラメータを累加算する加算手段を
設け、該加算手段の加算数が所定数を越えた時、該分周
器の刀口算Ｉ１１．そりセットするように構成したこと
を特徴とするものである。
＋ｆ＋ 発明の実施例
以下、本発明のＩＫ復調回路の一実施例を図を用いて詳
細に説明する。
細に説明する。
第４図は、本発明のＦ８に復調回路の一実施例構成図で
ある。図において、第２図と同一番号を付した部位につ
いては同一回路を示し、５はパラメータ発生部、６は重
み計数回路、７は加算器。
ある。図において、第２図と同一番号を付した部位につ
いては同一回路を示し、５はパラメータ発生部、６は重
み計数回路、７は加算器。
８はラッチ回路、９は分周器、Ｏ８Ｃは発振器。
Ｇはゲートである。
第５図は、第４図の動作説明図である。
今、第４図に示す本発明のＦ８に復調回路の入力端子Ｉ
ＮにＦＳＫ信号が入力すると、力１かるＦ８に信号は波
形整形回路ｌで第３図［ａｌに示す如く方形波に整形さ
れた後、発振器υｓｃからの信号に同期して位相比較器
２を構成する排他的論理和ゲートＧ１の一方の入力端子
に入力する。この際、排他的論理和ゲートＧＩの他方の
人カ趨子には、重み計算回路６の出方、すなわち、第３
図ｆｂｌに示す如き信号が入力されている。したがって
、位相比較器２においては、波形整形回路７の出方と重
ろ計数回路６の出力との位相比較を行い、その位相比較
結果を、第３図（ｃｌに示す如き信号として出力されて
いる。かかる位相比較器２の出刃は、低域ｆ波器３を介
することにより、直流成分だけを取り出し、第３図（ｄ
ｌに示す如き、ＦｓＫ復調出方として、出力端子ＯＵＴ
から出方される。
ＮにＦＳＫ信号が入力すると、力１かるＦ８に信号は波
形整形回路ｌで第３図［ａｌに示す如く方形波に整形さ
れた後、発振器υｓｃからの信号に同期して位相比較器
２を構成する排他的論理和ゲートＧ１の一方の入力端子
に入力する。この際、排他的論理和ゲートＧＩの他方の
人カ趨子には、重み計算回路６の出方、すなわち、第３
図ｆｂｌに示す如き信号が入力されている。したがって
、位相比較器２においては、波形整形回路７の出方と重
ろ計数回路６の出力との位相比較を行い、その位相比較
結果を、第３図（ｃｌに示す如き信号として出力されて
いる。かかる位相比較器２の出刃は、低域ｆ波器３を介
することにより、直流成分だけを取り出し、第３図（ｄ
ｌに示す如き、ＦｓＫ復調出方として、出力端子ＯＵＴ
から出方される。
次に、重み計数回路６の動作に付き、詳細に説明する。
今、波形整形回路ｌの出方が第５図（ａ）１重み計数回
路６の出力が第５図（ｂｌに示すｙ口き波形であったと
する。この場合、位相比較器２の出方は、第５図［Ｃ１
に示す如き、信号波形であったとする。
路６の出力が第５図（ｂｌに示すｙ口き波形であったと
する。この場合、位相比較器２の出方は、第５図［Ｃ１
に示す如き、信号波形であったとする。
かかる位相比較器２の出力はパラメータ発生部５に入力
する。パラメータ発生部５は、例えば、ＲＯＭ（ｌｔｅ
ａｄ ０ｎｌｙ Ｍｅｍｏｒｙ ）で構成されており、
位相比較器２の出方、すなわち、″ｌ＃レベル″０＃レ
ベルをアドレスとして入力し、かかるアドレスに書込ま
れているデータを加昇器７のＢ端子に出力する。尚、こ
こでパラメータ発生部５は、入力信号のレベルが″１＃
レベルの時にはｆｌＨを、入力信号のレベルがＯ”レベ
ルの時にはｎＬを、加算器７に出力する。７１Ｄ算器７
はパラメータ発生部５からの出力と、ラッチ回路８の出
力との加算を行い、その加算結果をラッチ回路８に出力
する。例えば、第５図（ｄｌに示すａ −ｂの領域では
、パラメータ発生部５の入力が″Ｉｎレベルであるので
、パラメータ発生部５の出力はｎＨとなり、ｎＨが順次
、加算される。また、第５図ｔｄｌに示すす、ｃの領域
ではパラメータ発生部５の入力が”０＃レベルであるの
で、パラメータ発生部５の出力は、ｎＬとなり、う、子
回路８の出力に）＠次ｎＬが７ＪＤ算される。以上の状
態を、第５１聞に示す。尚、第５図（ｄｉのＡの拡大図
を第５図ｔＡｌに示しており、また、第５図ｆｄｌの１
１．Ｃの拡大図を、それぞれ第５図ｔＢｌ （Ｑに示し
ている。
する。パラメータ発生部５は、例えば、ＲＯＭ（ｌｔｅ
ａｄ ０ｎｌｙ Ｍｅｍｏｒｙ ）で構成されており、
位相比較器２の出方、すなわち、″ｌ＃レベル″０＃レ
ベルをアドレスとして入力し、かかるアドレスに書込ま
れているデータを加昇器７のＢ端子に出力する。尚、こ
こでパラメータ発生部５は、入力信号のレベルが″１＃
レベルの時にはｆｌＨを、入力信号のレベルがＯ”レベ
ルの時にはｎＬを、加算器７に出力する。７１Ｄ算器７
はパラメータ発生部５からの出力と、ラッチ回路８の出
力との加算を行い、その加算結果をラッチ回路８に出力
する。例えば、第５図（ｄｌに示すａ −ｂの領域では
、パラメータ発生部５の入力が″Ｉｎレベルであるので
、パラメータ発生部５の出力はｎＨとなり、ｎＨが順次
、加算される。また、第５図ｔｄｌに示すす、ｃの領域
ではパラメータ発生部５の入力が”０＃レベルであるの
で、パラメータ発生部５の出力は、ｎＬとなり、う、子
回路８の出力に）＠次ｎＬが７ＪＤ算される。以上の状
態を、第５１聞に示す。尚、第５図（ｄｉのＡの拡大図
を第５図ｔＡｌに示しており、また、第５図ｆｄｌの１
１．Ｃの拡大図を、それぞれ第５図ｔＢｌ （Ｑに示し
ている。
尚、ラッチ回路８はクロック入力端子ＣＬＫに入力する
発振器Ｏ８Ｃの出力に同期して、ラッチしているデータ
を力ｎ算器７のＡ端子に出力する。
発振器Ｏ８Ｃの出力に同期して、ラッチしているデータ
を力ｎ算器７のＡ端子に出力する。
そして、分周器９は、ゲートＧの出力が“１″レベルの
間、発振器Ｏ８Ｃからの信号をクロックとして計数して
いる。そして、かかる分周器９は、２ のけたを位相
比較器２に出力して表する。
間、発振器Ｏ８Ｃからの信号をクロックとして計数して
いる。そして、かかる分周器９は、２ のけたを位相
比較器２に出力して表する。
尚、かかる分周器９は、 ７＋ｏ算器７がキャリーを生
じ、かかるキャリーを出方端子Ｃから出力した時、内容
をクリアされる。
じ、かかるキャリーを出方端子Ｃから出力した時、内容
をクリアされる。
以上の動作ζこより、重み針数回路６の出方は、第５図
（ｂｌに示す波形となる。
（ｂｌに示す波形となる。
次に、本発明のＰ８に復調回路の他の実施例を説明する
。
。
第６図は、他の実施例説明図である。尚、第６図に示す
回路は、第４図のパラメータ発生部５の構成に対応する
。
回路は、第４図のパラメータ発生部５の構成に対応する
。
第６図に示すパラメータ発生部は、入力端子ｉｎから入
力する位相比較器２の出方と六方端子Ｃｏｎｔ力）ら入
力するチャネル選択指令を併用して、ＲＯＭのアドレス
とするものである。
力する位相比較器２の出方と六方端子Ｃｏｎｔ力）ら入
力するチャネル選択指令を併用して、ＲＯＭのアドレス
とするものである。
これにより、発振周波数をテヤイ、ル毎に切替えること
が可能となり、多数の発振周波数を得ることができる。
が可能となり、多数の発振周波数を得ることができる。
ｔｇｌ 発明の効果
以上、詳細に説明した如く、本発明のＦ８に復調回路に
よれは、発振器を１個用いるだけでよく、また、発振周
波数を切替えることができるので、。
よれは、発振器を１個用いるだけでよく、また、発振周
波数を切替えることができるので、。
回路構成の藺草なＦＳＫ復病同病回路供することができ
る。
る。
第１図はＦＳＫ変調方式の一実施例説明図、第２図は従
来のＦ８に復調回路の一実施例構成図。 第３図は第２図の動作説明図、第４図は本発明のＦＳＫ
′４Ｌｍ回路の一実施例構成図、第５図は第４図の動作
説明図、第６図は他の実施例説明図である。 図中、ｌは波形整形回路、２は位相比較器、３は低域ｒ
波器、４は分周器、５はパラメータ発生部、６は重み計
数回路、７は加算器、８はラッチ回路、９は分周器であ
る。
来のＦ８に復調回路の一実施例構成図。 第３図は第２図の動作説明図、第４図は本発明のＦＳＫ
′４Ｌｍ回路の一実施例構成図、第５図は第４図の動作
説明図、第６図は他の実施例説明図である。 図中、ｌは波形整形回路、２は位相比較器、３は低域ｒ
波器、４は分周器、５はパラメータ発生部、６は重み計
数回路、７は加算器、８はラッチ回路、９は分周器であ
る。
Claims (1)
- 人力する十゛ＳＫ信号をディジタル信号に変換して出力
する波形整形手段、発振器力）らの信号を加算し、ｒｆ
ｒ定段数の１ｙｉを出力とする分周器、該波形整形手段
出力と分周器出力との位相比較をイテう位相比較手段を
菊し、該位４月比較手段出力をｆ波して、Ｆ’８１（復
調信号を得るＦＳＫ復調回路において、少なくとも該ｆ
、相相比千手段出力もとにパラメータを決定して出力す
るパラメータ発生部からのパラメータを累カロ算する加
算手段を設け、該加算手段の７Ｊ［Ｉ算数が１ツ丁定数
を越えた時、該分局器の加算数をリセットするように構
成したことを特徴とするＦ８に復調回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58096571A JPS59221141A (ja) | 1983-05-31 | 1983-05-31 | Ｆｓｋ復調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58096571A JPS59221141A (ja) | 1983-05-31 | 1983-05-31 | Ｆｓｋ復調回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59221141A true JPS59221141A (ja) | 1984-12-12 |
| JPS6354270B2 JPS6354270B2 (ja) | 1988-10-27 |
Family
ID=14168682
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58096571A Granted JPS59221141A (ja) | 1983-05-31 | 1983-05-31 | Ｆｓｋ復調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59221141A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19613033B4 (de) * | 1995-07-18 | 2006-03-16 | Mitsubishi Denki K.K. | Digitaler Empfänger |
-
1983
- 1983-05-31 JP JP58096571A patent/JPS59221141A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19613033B4 (de) * | 1995-07-18 | 2006-03-16 | Mitsubishi Denki K.K. | Digitaler Empfänger |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6354270B2 (ja) | 1988-10-27 |
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