JPS59221141A - Fsk復調回路 - Google Patents
Fsk復調回路Info
- Publication number
- JPS59221141A JPS59221141A JP58096571A JP9657183A JPS59221141A JP S59221141 A JPS59221141 A JP S59221141A JP 58096571 A JP58096571 A JP 58096571A JP 9657183 A JP9657183 A JP 9657183A JP S59221141 A JPS59221141 A JP S59221141A
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- JP
- Japan
- Prior art keywords
- output
- circuit
- signal
- phase
- frequency
- Prior art date
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/10—Frequency-modulated carrier systems, i.e. using frequency-shift keying
- H04L27/14—Demodulator circuits; Receiver circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(al 発明の孜南分野
本発明は、人力するF8に信号を復調するF8K[調回
路に係り、特に、回路構成を簡単化したFSK復調回路
に関するものである。
路に係り、特に、回路構成を簡単化したFSK復調回路
に関するものである。
lbl 技術の背景
通信の分野において、人力する信号を異なる周波数を用
いて変調するFSK変調号式がある。
いて変調するFSK変調号式がある。
第1図は、FIK変調方式の一実施例説明図である。
例えば、送信側で、第1図(alに示す2値信号をFS
K変調する場合には、第1図(atに示す信号の@′1
2レベルを周波数jIに、また、0”レベルを周波数f
、に対応させて変調し、第1図(blに示す如きF8に
信号として出力する。
K変調する場合には、第1図(atに示す信号の@′1
2レベルを周波数jIに、また、0”レベルを周波数f
、に対応させて変調し、第1図(blに示す如きF8に
信号として出力する。
また、かかるシステムの受信側では、かかるF8に信号
を復調するFSK復調回路が設けられている。
を復調するFSK復調回路が設けられている。
tc+ 従来技術と問題点
以下、従来のF8に復調回路の一実施例を説明する。
第2図は、従来のFSK復調回路の一実施例構成図であ
る。図において、lは成形整形回路、2は位相比較器、
3は低域f波器、4は分局器、O1は排他的論理和ゲー
ト、G、は論理Pゲート、電及びG、は論理積ゲート、
1N■はインバータ、08C,及びose、は発振器で
ある。
る。図において、lは成形整形回路、2は位相比較器、
3は低域f波器、4は分局器、O1は排他的論理和ゲー
ト、G、は論理Pゲート、電及びG、は論理積ゲート、
1N■はインバータ、08C,及びose、は発振器で
ある。
第3図は、第1図の動作説明図であり、同図tal〜t
dlはそれぞれ、第1図の(at〜td1点の波形に対
厄する。
dlはそれぞれ、第1図の(at〜td1点の波形に対
厄する。
今、第2図に示す従来のF8に復調回路の入力端子IN
にF S K信号が人力すると、か乃)るFSK信号は
波形整形回路1で、第3図(atに示す如く方形波に整
形され、位相比較器2を構成する排他的論理和ケートG
1の一方の入力端子に人力する。
にF S K信号が人力すると、か乃)るFSK信号は
波形整形回路1で、第3図(atに示す如く方形波に整
形され、位相比較器2を構成する排他的論理和ケートG
1の一方の入力端子に人力する。
この際、排他的論理和ゲートGIの他方の入力端子には
、分周器4の出力、すなわち第3図tblに示す如き信
号が入力されている。したがって、位相比較器2におい
ては、波形整形回路1の出力と分周器2の出力との位相
比較を行い、その位相比較結果を、第3図telに示す
如き信号として出力される。かかる位相比較器2の出力
は、低域f波器3を介することにより、直流成分だけを
取り出し、第3図tdlに示す如き、FSK復詞出力と
して、出力端子OUTから出力される。
、分周器4の出力、すなわち第3図tblに示す如き信
号が入力されている。したがって、位相比較器2におい
ては、波形整形回路1の出力と分周器2の出力との位相
比較を行い、その位相比較結果を、第3図telに示す
如き信号として出力される。かかる位相比較器2の出力
は、低域f波器3を介することにより、直流成分だけを
取り出し、第3図tdlに示す如き、FSK復詞出力と
して、出力端子OUTから出力される。
尚、位相比較器2の出力は、論理積ゲートG8並びにイ
ンバータINVを弁して論理積ゲートG4に入力される
。したがって、波形整形回路lの出力と分局器4の出力
の位相が異なった時には、発振器08CXの出力が分周
器4のクロックとして入力し、また、波形整形回路lの
出力と分局器4の出力の位相が同位相になった時には、
発振器0802の出力が分周器4のクロ、りとして人力
する。
ンバータINVを弁して論理積ゲートG4に入力される
。したがって、波形整形回路lの出力と分局器4の出力
の位相が異なった時には、発振器08CXの出力が分周
器4のクロックとして入力し、また、波形整形回路lの
出力と分局器4の出力の位相が同位相になった時には、
発振器0802の出力が分周器4のクロ、りとして人力
する。
この場合、発振器08C,の発振周波数fIと発振器U
8C!の発振周波数f、の関係は、f I> f tで
あり、また、分局器4の最大分局数を20とすると、f
1=2叶’ fH1ft=2n+1fx、 テ示Tコト
カできる。尚、ここでJHは上限周波数、fLは丁限周
波数である。通常In>fs(スペース周波■。
8C!の発振周波数f、の関係は、f I> f tで
あり、また、分局器4の最大分局数を20とすると、f
1=2叶’ fH1ft=2n+1fx、 テ示Tコト
カできる。尚、ここでJHは上限周波数、fLは丁限周
波数である。通常In>fs(スペース周波■。
fL<fM(マーク周波数)とし、fo<中心周波数)
数f1と発振器O8C,の発振周波数ftを選んでいる
。このとき、第2図に示すFSK復調回路は、fL<J
<fHの関係にあるii’sK信号の周波1M、fにロ
ックすることか可能となり、ロック状態でのなる。
数f1と発振器O8C,の発振周波数ftを選んでいる
。このとき、第2図に示すFSK復調回路は、fL<J
<fHの関係にあるii’sK信号の周波1M、fにロ
ックすることか可能となり、ロック状態でのなる。
しかしながら、か力)る従来のF8に″4iL調回路は
、以下の欠点を有するものであった。すなわち、従来の
FSK復調回路は、2つの相異なる発振周波数を有する
発振器を必要とするため、回路構成が大型化するという
欠点があった。一般的に、このように、2つの相異なる
発振周波数を有する発振器を必要とする場合には、1つ
の高い発振周波数を、分周比の相異なる分周器により、
分周して目的とする周波数を得るCとが多いが、FSK
信号をあつかう場合には、用いる2つの発振器の発振周
波数自体が相当高い周波数を必要とするため、2つの発
振周波数の最小公倍数を選んでも、通常の論理素子が使
用できる周波数を越えてしまい、実現が困難lこなる。
、以下の欠点を有するものであった。すなわち、従来の
FSK復調回路は、2つの相異なる発振周波数を有する
発振器を必要とするため、回路構成が大型化するという
欠点があった。一般的に、このように、2つの相異なる
発振周波数を有する発振器を必要とする場合には、1つ
の高い発振周波数を、分周比の相異なる分周器により、
分周して目的とする周波数を得るCとが多いが、FSK
信号をあつかう場合には、用いる2つの発振器の発振周
波数自体が相当高い周波数を必要とするため、2つの発
振周波数の最小公倍数を選んでも、通常の論理素子が使
用できる周波数を越えてしまい、実現が困難lこなる。
またFSK方式を複数の周波数チャネルに対して使用す
る場合には、発振周波数をチャネル毎に切替える必要が
あり、多数の発振周波数が必要となるため、発振部の回
路構成が複雑となる欠点があった。
る場合には、発振周波数をチャネル毎に切替える必要が
あり、多数の発振周波数が必要となるため、発振部の回
路構成が複雑となる欠点があった。
[dl 発明の目的
本発明は、かかる従来のF8に′4if4回路の欠点に
鑑み、回路構成の簡単なF8に復調回路を提供すること
を目的とする。
鑑み、回路構成の簡単なF8に復調回路を提供すること
を目的とする。
町 発明の構成
本発明は、か力)る目的を達成するために、入力するF
8に信号をディジタル信号に変換して出力する波形整形
手段1発振器からの信号を7III算し、所定段数の値
を出力とする分周器、該波形整形手段出力と分周器出力
との位相比較を行う位相比較手段を有し、該位相比較手
段出力をf波して、F8に復調信号を得るF8に復調回
路において、少なくとも該位相比較手段出力をもとにパ
ラメータを決定して出力するパラメータ発生部、該パラ
メータ発生部からのパラメータを累加算する加算手段を
設け、該加算手段の加算数が所定数を越えた時、該分周
器の刀口算I11.そりセットするように構成したこと
を特徴とするものである。
8に信号をディジタル信号に変換して出力する波形整形
手段1発振器からの信号を7III算し、所定段数の値
を出力とする分周器、該波形整形手段出力と分周器出力
との位相比較を行う位相比較手段を有し、該位相比較手
段出力をf波して、F8に復調信号を得るF8に復調回
路において、少なくとも該位相比較手段出力をもとにパ
ラメータを決定して出力するパラメータ発生部、該パラ
メータ発生部からのパラメータを累加算する加算手段を
設け、該加算手段の加算数が所定数を越えた時、該分周
器の刀口算I11.そりセットするように構成したこと
を特徴とするものである。
+f+ 発明の実施例
以下、本発明のIK復調回路の一実施例を図を用いて詳
細に説明する。
細に説明する。
第4図は、本発明のF8に復調回路の一実施例構成図で
ある。図において、第2図と同一番号を付した部位につ
いては同一回路を示し、5はパラメータ発生部、6は重
み計数回路、7は加算器。
ある。図において、第2図と同一番号を付した部位につ
いては同一回路を示し、5はパラメータ発生部、6は重
み計数回路、7は加算器。
8はラッチ回路、9は分周器、O8Cは発振器。
Gはゲートである。
第5図は、第4図の動作説明図である。
今、第4図に示す本発明のF8に復調回路の入力端子I
NにFSK信号が入力すると、力1かるF8に信号は波
形整形回路lで第3図[alに示す如く方形波に整形さ
れた後、発振器υscからの信号に同期して位相比較器
2を構成する排他的論理和ゲートG1の一方の入力端子
に入力する。この際、排他的論理和ゲートGIの他方の
人カ趨子には、重み計算回路6の出方、すなわち、第3
図fblに示す如き信号が入力されている。したがって
、位相比較器2においては、波形整形回路7の出方と重
ろ計数回路6の出力との位相比較を行い、その位相比較
結果を、第3図(clに示す如き信号として出力されて
いる。かかる位相比較器2の出刃は、低域f波器3を介
することにより、直流成分だけを取り出し、第3図(d
lに示す如き、FsK復調出方として、出力端子OUT
から出方される。
NにFSK信号が入力すると、力1かるF8に信号は波
形整形回路lで第3図[alに示す如く方形波に整形さ
れた後、発振器υscからの信号に同期して位相比較器
2を構成する排他的論理和ゲートG1の一方の入力端子
に入力する。この際、排他的論理和ゲートGIの他方の
人カ趨子には、重み計算回路6の出方、すなわち、第3
図fblに示す如き信号が入力されている。したがって
、位相比較器2においては、波形整形回路7の出方と重
ろ計数回路6の出力との位相比較を行い、その位相比較
結果を、第3図(clに示す如き信号として出力されて
いる。かかる位相比較器2の出刃は、低域f波器3を介
することにより、直流成分だけを取り出し、第3図(d
lに示す如き、FsK復調出方として、出力端子OUT
から出方される。
次に、重み計数回路6の動作に付き、詳細に説明する。
今、波形整形回路lの出方が第5図(a)1重み計数回
路6の出力が第5図(blに示すy口き波形であったと
する。この場合、位相比較器2の出方は、第5図[C1
に示す如き、信号波形であったとする。
路6の出力が第5図(blに示すy口き波形であったと
する。この場合、位相比較器2の出方は、第5図[C1
に示す如き、信号波形であったとする。
かかる位相比較器2の出力はパラメータ発生部5に入力
する。パラメータ発生部5は、例えば、ROM(lte
ad 0nly Memory )で構成されており、
位相比較器2の出方、すなわち、″l#レベル″0#レ
ベルをアドレスとして入力し、かかるアドレスに書込ま
れているデータを加昇器7のB端子に出力する。尚、こ
こでパラメータ発生部5は、入力信号のレベルが″1#
レベルの時にはflHを、入力信号のレベルがO”レベ
ルの時にはnLを、加算器7に出力する。71D算器7
はパラメータ発生部5からの出力と、ラッチ回路8の出
力との加算を行い、その加算結果をラッチ回路8に出力
する。例えば、第5図(dlに示すa −bの領域では
、パラメータ発生部5の入力が″Inレベルであるので
、パラメータ発生部5の出力はnHとなり、nHが順次
、加算される。また、第5図tdlに示すす、cの領域
ではパラメータ発生部5の入力が”0#レベルであるの
で、パラメータ発生部5の出力は、nLとなり、う、子
回路8の出力に)@次nLが7JD算される。以上の状
態を、第51聞に示す。尚、第5図(diのAの拡大図
を第5図tAlに示しており、また、第5図fdlの1
1.Cの拡大図を、それぞれ第5図tBl (Qに示し
ている。
する。パラメータ発生部5は、例えば、ROM(lte
ad 0nly Memory )で構成されており、
位相比較器2の出方、すなわち、″l#レベル″0#レ
ベルをアドレスとして入力し、かかるアドレスに書込ま
れているデータを加昇器7のB端子に出力する。尚、こ
こでパラメータ発生部5は、入力信号のレベルが″1#
レベルの時にはflHを、入力信号のレベルがO”レベ
ルの時にはnLを、加算器7に出力する。71D算器7
はパラメータ発生部5からの出力と、ラッチ回路8の出
力との加算を行い、その加算結果をラッチ回路8に出力
する。例えば、第5図(dlに示すa −bの領域では
、パラメータ発生部5の入力が″Inレベルであるので
、パラメータ発生部5の出力はnHとなり、nHが順次
、加算される。また、第5図tdlに示すす、cの領域
ではパラメータ発生部5の入力が”0#レベルであるの
で、パラメータ発生部5の出力は、nLとなり、う、子
回路8の出力に)@次nLが7JD算される。以上の状
態を、第51聞に示す。尚、第5図(diのAの拡大図
を第5図tAlに示しており、また、第5図fdlの1
1.Cの拡大図を、それぞれ第5図tBl (Qに示し
ている。
尚、ラッチ回路8はクロック入力端子CLKに入力する
発振器O8Cの出力に同期して、ラッチしているデータ
を力n算器7のA端子に出力する。
発振器O8Cの出力に同期して、ラッチしているデータ
を力n算器7のA端子に出力する。
そして、分周器9は、ゲートGの出力が“1″レベルの
間、発振器O8Cからの信号をクロックとして計数して
いる。そして、かかる分周器9は、2 のけたを位相
比較器2に出力して表する。
間、発振器O8Cからの信号をクロックとして計数して
いる。そして、かかる分周器9は、2 のけたを位相
比較器2に出力して表する。
尚、かかる分周器9は、 7+o算器7がキャリーを生
じ、かかるキャリーを出方端子Cから出力した時、内容
をクリアされる。
じ、かかるキャリーを出方端子Cから出力した時、内容
をクリアされる。
以上の動作ζこより、重み針数回路6の出方は、第5図
(blに示す波形となる。
(blに示す波形となる。
次に、本発明のP8に復調回路の他の実施例を説明する
。
。
第6図は、他の実施例説明図である。尚、第6図に示す
回路は、第4図のパラメータ発生部5の構成に対応する
。
回路は、第4図のパラメータ発生部5の構成に対応する
。
第6図に示すパラメータ発生部は、入力端子inから入
力する位相比較器2の出方と六方端子Cont力)ら入
力するチャネル選択指令を併用して、ROMのアドレス
とするものである。
力する位相比較器2の出方と六方端子Cont力)ら入
力するチャネル選択指令を併用して、ROMのアドレス
とするものである。
これにより、発振周波数をテヤイ、ル毎に切替えること
が可能となり、多数の発振周波数を得ることができる。
が可能となり、多数の発振周波数を得ることができる。
tgl 発明の効果
以上、詳細に説明した如く、本発明のF8に復調回路に
よれは、発振器を1個用いるだけでよく、また、発振周
波数を切替えることができるので、。
よれは、発振器を1個用いるだけでよく、また、発振周
波数を切替えることができるので、。
回路構成の藺草なFSK復病同病回路供することができ
る。
る。
第1図はFSK変調方式の一実施例説明図、第2図は従
来のF8に復調回路の一実施例構成図。 第3図は第2図の動作説明図、第4図は本発明のFSK
′4Lm回路の一実施例構成図、第5図は第4図の動作
説明図、第6図は他の実施例説明図である。 図中、lは波形整形回路、2は位相比較器、3は低域r
波器、4は分周器、5はパラメータ発生部、6は重み計
数回路、7は加算器、8はラッチ回路、9は分周器であ
る。
来のF8に復調回路の一実施例構成図。 第3図は第2図の動作説明図、第4図は本発明のFSK
′4Lm回路の一実施例構成図、第5図は第4図の動作
説明図、第6図は他の実施例説明図である。 図中、lは波形整形回路、2は位相比較器、3は低域r
波器、4は分周器、5はパラメータ発生部、6は重み計
数回路、7は加算器、8はラッチ回路、9は分周器であ
る。
Claims (1)
- 人力する十゛SK信号をディジタル信号に変換して出力
する波形整形手段、発振器力)らの信号を加算し、rf
r定段数の1yiを出力とする分周器、該波形整形手段
出力と分周器出力との位相比較をイテう位相比較手段を
菊し、該位4月比較手段出力をf波して、F’81(復
調信号を得るFSK復調回路において、少なくとも該f
、相相比千手段出力もとにパラメータを決定して出力す
るパラメータ発生部からのパラメータを累カロ算する加
算手段を設け、該加算手段の7J[I算数が1ツ丁定数
を越えた時、該分局器の加算数をリセットするように構
成したことを特徴とするF8に復調回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58096571A JPS59221141A (ja) | 1983-05-31 | 1983-05-31 | Fsk復調回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58096571A JPS59221141A (ja) | 1983-05-31 | 1983-05-31 | Fsk復調回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS59221141A true JPS59221141A (ja) | 1984-12-12 |
JPS6354270B2 JPS6354270B2 (ja) | 1988-10-27 |
Family
ID=14168682
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58096571A Granted JPS59221141A (ja) | 1983-05-31 | 1983-05-31 | Fsk復調回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59221141A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19613033B4 (de) * | 1995-07-18 | 2006-03-16 | Mitsubishi Denki K.K. | Digitaler Empfänger |
-
1983
- 1983-05-31 JP JP58096571A patent/JPS59221141A/ja active Granted
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19613033B4 (de) * | 1995-07-18 | 2006-03-16 | Mitsubishi Denki K.K. | Digitaler Empfänger |
Also Published As
Publication number | Publication date |
---|---|
JPS6354270B2 (ja) | 1988-10-27 |
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