JPH05252142A - ディジタルマッチドフィルタ - Google Patents
ディジタルマッチドフィルタInfo
- Publication number
- JPH05252142A JPH05252142A JP4084666A JP8466692A JPH05252142A JP H05252142 A JPH05252142 A JP H05252142A JP 4084666 A JP4084666 A JP 4084666A JP 8466692 A JP8466692 A JP 8466692A JP H05252142 A JPH05252142 A JP H05252142A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- correlation
- correlators
- output
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】 ＳＳ通信システムにおいて、受信機側の処理
により送信機側での電力制御のような煩わしい操作を行
うことなく妨害を除去して希望信号と的確に得られるよ
うなディジタルマッチドフィルタを提供することであ
る。 【構成】 ２チャンネルに分割され、ベースバンドへ周
波数変換された受信信号はＡ／Ｄ変換器７，８でＡ／Ｄ
変換されてマルチビット化され各ビット信号はコリレー
タ９，１０で設定値との相関をとる。各相関出力は配線
入れ替えスイッチ１８，１９を介して重み付け回路１
１，１２に入力されて重み付けされ加算回路１３，１４
で加算され２乗回路１５，１６で２乗され夫々の出力が
加算回路１７で加算され相関信号を得る。この相関信号
は相関値判定回路２０で設定値と比較され、その結果に
基づく制御信号により配線入れ替えスイッチ１８，１９
を作動させ、コリレータの配線を入れ替えて実質的な重
み付けシフトの効果を得る。
により送信機側での電力制御のような煩わしい操作を行
うことなく妨害を除去して希望信号と的確に得られるよ
うなディジタルマッチドフィルタを提供することであ
る。 【構成】 ２チャンネルに分割され、ベースバンドへ周
波数変換された受信信号はＡ／Ｄ変換器７，８でＡ／Ｄ
変換されてマルチビット化され各ビット信号はコリレー
タ９，１０で設定値との相関をとる。各相関出力は配線
入れ替えスイッチ１８，１９を介して重み付け回路１
１，１２に入力されて重み付けされ加算回路１３，１４
で加算され２乗回路１５，１６で２乗され夫々の出力が
加算回路１７で加算され相関信号を得る。この相関信号
は相関値判定回路２０で設定値と比較され、その結果に
基づく制御信号により配線入れ替えスイッチ１８，１９
を作動させ、コリレータの配線を入れ替えて実質的な重
み付けシフトの効果を得る。
Description
【０００１】
【産業上の利用分野】本発明はスペクトラム拡散通信
（ＳＳＣ）システム等に好適なディジタルマッチドフィ
ルタの改良に関する。
（ＳＳＣ）システム等に好適なディジタルマッチドフィ
ルタの改良に関する。
【０００２】
【従来の技術】図７に、ＳＳＣシステムの受信機等に用
いられる一般的な従来の非同期型４ビット判定ディジタ
ルマッチドフィルタの構成を示す。同図において、１は
キャリア発振器、２は９０°移相器、３，４は掛算器、
５，６はローパスフィルタ（ＬＰＦ）、７，８はＡ／Ｄ
変換器、９，１０はコリレータ、１１，１２は重み付け
回路、１３，１４，１７は加算回路、１５，１６は２乗
回路である。
いられる一般的な従来の非同期型４ビット判定ディジタ
ルマッチドフィルタの構成を示す。同図において、１は
キャリア発振器、２は９０°移相器、３，４は掛算器、
５，６はローパスフィルタ（ＬＰＦ）、７，８はＡ／Ｄ
変換器、９，１０はコリレータ、１１，１２は重み付け
回路、１３，１４，１７は加算回路、１５，１６は２乗
回路である。
【０００３】図に示されるように、非同期型ディジタル
マッチドフィルタは、まず信号を受信すると、キャリア
発振器１、９０°移相器２により受信信号のキャリアと
同じ周波数で、互いに位相が９０°ずれた周波数の信号
ＳＩＮ，ＣＯＳと受信信号とを掛算器３，４で掛け合わ
せることによりベースバンドへ周波数変換し、Ｉチャン
ネルとＱチャンネルと言う２つの信号に分割する。その
後、その夫々の信号をＡ／Ｄ変換器７，８によりＡ／Ｄ
変換し、受信信号をマルチビット化する。そして、その
各受信信号ビットをコリレータ９，１０の夫々によりリ
ファレンスデータと相関を取り相関出力を得る。その
後、各相関出力重み付け回路１１，１２に入力すること
によって相関出力の各ビットに重み付けをして加算器１
３，１４で足し合わせる。このようにして得たＩチャン
ネルとＱチャンネルの相関信号を夫々２乗回路１５，１
６で２乗して加算器１７により足し合わせ最終的な相関
信号を得る。
マッチドフィルタは、まず信号を受信すると、キャリア
発振器１、９０°移相器２により受信信号のキャリアと
同じ周波数で、互いに位相が９０°ずれた周波数の信号
ＳＩＮ，ＣＯＳと受信信号とを掛算器３，４で掛け合わ
せることによりベースバンドへ周波数変換し、Ｉチャン
ネルとＱチャンネルと言う２つの信号に分割する。その
後、その夫々の信号をＡ／Ｄ変換器７，８によりＡ／Ｄ
変換し、受信信号をマルチビット化する。そして、その
各受信信号ビットをコリレータ９，１０の夫々によりリ
ファレンスデータと相関を取り相関出力を得る。その
後、各相関出力重み付け回路１１，１２に入力すること
によって相関出力の各ビットに重み付けをして加算器１
３，１４で足し合わせる。このようにして得たＩチャン
ネルとＱチャンネルの相関信号を夫々２乗回路１５，１
６で２乗して加算器１７により足し合わせ最終的な相関
信号を得る。
【０００４】
【発明が解決しようとする課題】しかしながらこの時、
希望波信号が他の妨害に対し十分に大きい場合は所望の
相関値の相関信号が得られるが、希望波の送信源が遠い
場合や、同時に多くのＳＳ通信がなされているときなど
は、妨害波に対して相対的に希望信号が小さくなってし
まう。このような場合、Ａ／Ｄ変換器により分解された
後、上位ビットに希望波情報が多く含まれているとは限
らない。この結果所望の相関値の相関信号が得られない
ため、希望波送信機の送信電力を上げてやると言う電力
制御等の面倒な操作をしてやらなくてはならなかった。
希望波信号が他の妨害に対し十分に大きい場合は所望の
相関値の相関信号が得られるが、希望波の送信源が遠い
場合や、同時に多くのＳＳ通信がなされているときなど
は、妨害波に対して相対的に希望信号が小さくなってし
まう。このような場合、Ａ／Ｄ変換器により分解された
後、上位ビットに希望波情報が多く含まれているとは限
らない。この結果所望の相関値の相関信号が得られない
ため、希望波送信機の送信電力を上げてやると言う電力
制御等の面倒な操作をしてやらなくてはならなかった。
【０００５】本発明の目的は、かかる従来の欠点を解決
し、受信機側の処理により、送信機が電力制御を行った
のと同じ効果を発揮し、希望信号を的確に得ることがで
きるディジタルマッチドフィルタを提供するにある。
し、受信機側の処理により、送信機が電力制御を行った
のと同じ効果を発揮し、希望信号を的確に得ることがで
きるディジタルマッチドフィルタを提供するにある。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、本発明のディジタルマッチドフィルタは受信信号を
ベースバンドへ周波数変換する周波数変換手段と、上記
周波数変換された信号をマルチビット化するＡ／Ｄ変換
手段と、上記マルチビット化された各ビット信号と、認
定信号との相関を取り、夫々相関信号を出力する複数の
ディジタルコリレータと、上記各ディジタルコリレータ
の出力に夫々異なった重み付けをする複数の重み付け手
段と、これらの重み付け手段の各出力を合成する合成手
段と、合成された信号と所定値とを比較し、その比較結
果に基づいて制御信号を出力する判定回路と、上記各デ
ィジタルコリレータの入力段又は出力段に介装され、上
記制御信号に基づいて上記入力段又は出力段の配線を入
れ替える配線入れ替えスイッチと、より成ることを要旨
とする。
め、本発明のディジタルマッチドフィルタは受信信号を
ベースバンドへ周波数変換する周波数変換手段と、上記
周波数変換された信号をマルチビット化するＡ／Ｄ変換
手段と、上記マルチビット化された各ビット信号と、認
定信号との相関を取り、夫々相関信号を出力する複数の
ディジタルコリレータと、上記各ディジタルコリレータ
の出力に夫々異なった重み付けをする複数の重み付け手
段と、これらの重み付け手段の各出力を合成する合成手
段と、合成された信号と所定値とを比較し、その比較結
果に基づいて制御信号を出力する判定回路と、上記各デ
ィジタルコリレータの入力段又は出力段に介装され、上
記制御信号に基づいて上記入力段又は出力段の配線を入
れ替える配線入れ替えスイッチと、より成ることを要旨
とする。
【０００７】
【作用】受信信号はマルチビット化された後、夫々の受
信信号ビットがリファレンスデータと相関をとられ、夫
々の相関出力に重み付けをして加算して最終的な相関信
号を得る。この相関信号は所定値と比較され、その比較
結果に基づいて各マルチビットに対する配線を任意に入
れ替えることにより重み付けを任意に設定する。
信信号ビットがリファレンスデータと相関をとられ、夫
々の相関出力に重み付けをして加算して最終的な相関信
号を得る。この相関信号は所定値と比較され、その比較
結果に基づいて各マルチビットに対する配線を任意に入
れ替えることにより重み付けを任意に設定する。
【０００８】
【実施例】以下図面に示す本発明の実施例を説明する。
図１は本発明によるディジタルマッチドフィルタの一実
施例で、図７と同一符号は同一又は類似の回路をあらわ
し、本実施例においては、更に、コリレータ９，１０の
出力側に配線入れ替えスイッチ１８，１９が設けられて
いると共に該スイッチは相関値判定回路２０により前記
相関信号の相関値が所定値を越えたと判定されると、そ
の判定出力によって駆動され、重み付け自体をシフトす
ることなく、実質的に重み付けを入れ替える。これによ
り所望の相関値の相関信号が得られるようにする。
図１は本発明によるディジタルマッチドフィルタの一実
施例で、図７と同一符号は同一又は類似の回路をあらわ
し、本実施例においては、更に、コリレータ９，１０の
出力側に配線入れ替えスイッチ１８，１９が設けられて
いると共に該スイッチは相関値判定回路２０により前記
相関信号の相関値が所定値を越えたと判定されると、そ
の判定出力によって駆動され、重み付け自体をシフトす
ることなく、実質的に重み付けを入れ替える。これによ
り所望の相関値の相関信号が得られるようにする。
【０００９】図２は相関値判定回路２０の一構成例で、
２１は比較器、２２はオア回路、２３はＤ型フリップフ
ロップ、２４はインバータ、２５はアンド回路、２６は
クロック発生器である。比較器２１には適性レベルのス
レッシュホールドが与えられており、コリレータ９，１
０の最終出力の相関ピークがこのスレッシュホールドＴ
Ｈを越えなければ、オア回路２２の出力は“０”のまま
である。しかし上記相関ピークＡが一度でもスレッシュ
ホールドＴＨを越えれば、比較器２１の出力Ｂがフリッ
プフロップ２３をトリガーすることによりその出力Ｃと
して“１”がラッチされるため、オア回路２２の出力は
“１”となる。その後、インバータ４を通った信号Ｄ
と、クロック発生器２６の出力をカウンタ７によってチ
ップ数ぶん分周し、１つのパルス化した信号Ｅと、をア
ンド回路２５によりアンドをとってその出力パルスＦを
前記スイッチ１８，１９に送る。
２１は比較器、２２はオア回路、２３はＤ型フリップフ
ロップ、２４はインバータ、２５はアンド回路、２６は
クロック発生器である。比較器２１には適性レベルのス
レッシュホールドが与えられており、コリレータ９，１
０の最終出力の相関ピークがこのスレッシュホールドＴ
Ｈを越えなければ、オア回路２２の出力は“０”のまま
である。しかし上記相関ピークＡが一度でもスレッシュ
ホールドＴＨを越えれば、比較器２１の出力Ｂがフリッ
プフロップ２３をトリガーすることによりその出力Ｃと
して“１”がラッチされるため、オア回路２２の出力は
“１”となる。その後、インバータ４を通った信号Ｄ
と、クロック発生器２６の出力をカウンタ７によってチ
ップ数ぶん分周し、１つのパルス化した信号Ｅと、をア
ンド回路２５によりアンドをとってその出力パルスＦを
前記スイッチ１８，１９に送る。
【００１０】図３は配線入れ替えスイッチ１８，１９の
一構成例で、３１は４進カウンタ、３２〜３５は夫々デ
マルチプレクサである。デマルチプレクサは図４
（ａ），（ｂ）に示すように、コントロール信号ｉ0，
ｉ1に応じて入力Ｉ0を同図（ｂ）の如く４つの出力の何
れかに接続するものである。
一構成例で、３１は４進カウンタ、３２〜３５は夫々デ
マルチプレクサである。デマルチプレクサは図４
（ａ），（ｂ）に示すように、コントロール信号ｉ0，
ｉ1に応じて入力Ｉ0を同図（ｂ）の如く４つの出力の何
れかに接続するものである。
【００１１】図３において、図５に示すように相関値判
定回路２０より配線を入れ替えるように前記パルスＦが
出力されると、４進カウンタ３１に入力され、２ビット
のコントロール信号ｉ0，ｉ1が出力される。このコント
ロール信号ｉ0，ｉ1は各デマルチプレクサ３２〜３５に
入力され、各デマルチプレクサは前述したようにスイッ
チ動作を行い各配線３６〜３９を順番に接続していく。
一方、配線４０は図示するように配線を入れ替える順番
に接続されている。各デマルチプレクサの入力４１は各
コリレータ１８，１９の出力に接続され、配線４０の夫
々は重み付け回路１１，１２の各入力に接続されてい
る。
定回路２０より配線を入れ替えるように前記パルスＦが
出力されると、４進カウンタ３１に入力され、２ビット
のコントロール信号ｉ0，ｉ1が出力される。このコント
ロール信号ｉ0，ｉ1は各デマルチプレクサ３２〜３５に
入力され、各デマルチプレクサは前述したようにスイッ
チ動作を行い各配線３６〜３９を順番に接続していく。
一方、配線４０は図示するように配線を入れ替える順番
に接続されている。各デマルチプレクサの入力４１は各
コリレータ１８，１９の出力に接続され、配線４０の夫
々は重み付け回路１１，１２の各入力に接続されてい
る。
【００１２】従って、相関値判定回路２０からパルスＦ
が送られてくる度に各コリレータ１８，１９の出力から
重み付け回路１１，１２の入力の配線が入れ替えられ、
重み付けシフトを行ったのと同等の作用が得られる。な
お、配線入れ替えスイッチ１８，１９は図５に示すよう
に、コリレータ９，１０の入力側に設けてもよい。
が送られてくる度に各コリレータ１８，１９の出力から
重み付け回路１１，１２の入力の配線が入れ替えられ、
重み付けシフトを行ったのと同等の作用が得られる。な
お、配線入れ替えスイッチ１８，１９は図５に示すよう
に、コリレータ９，１０の入力側に設けてもよい。
【００１３】
【発明の効果】以上説明したように本発明によれば、送
信機側における電力制御と言う煩わしい操作を行うこと
なく、ＳＳ通信において大きな妨害除去効果が発揮さ
れ、しかも重み付け自体をシフトするものではないので
回路構成で複雑になることもなく実用的である。
信機側における電力制御と言う煩わしい操作を行うこと
なく、ＳＳ通信において大きな妨害除去効果が発揮さ
れ、しかも重み付け自体をシフトするものではないので
回路構成で複雑になることもなく実用的である。
【図１】本発明の一実施例を示すブロック図である。
【図２】相関値判定回路の一構成例を示すブロック図で
ある。
ある。
【図３】配線入れ替えスイッチの一構成例を示すブロッ
ク図である。
ク図である。
【図４】デマルチプレクサの動作説明図である。
【図５】図３のスイッチの動作説明図である。
【図６】本発明の他の実施例を示すブロック図である。
【図７】従来のディジタルマッチドフィルタを示すブロ
ック図である。
ック図である。
１ キャリア発振器 ３，４ 掛算器 ７，８ Ａ／Ｄ変換器 ９，１０ コリレータ １１，１２ 重み付け回路 １８，１９ 配線入れ替えスイッチ ２０ 相関値判定回路
Claims (1)
- 【請求項１】 受信信号をベースバンドへ周波数変換す
る周波数変換手段と、 上記周波数変換された信号をマルチビット化するＡ／Ｄ
変換手段と、 上記マルチビット化された各ビット信号と、設定信号と
の相関を取り、夫々相関信号を出力する複数のディジタ
ルコリレータと、 上記各ディジタルコリレータの出力に夫々異なった重み
付けをする複数の重み付け手段と、これらの重み付け手
段の各出力を合成する合成手段と、 合成された信号と所定値とを比較し、その比較結果に基
づいて制御信号を出力する判定回路と、 上記各ディジタルコリレータの入力段又は出力段に介装
され、上記制御信号に基づいて上記入力段又は出力段の
配線を入れ替える配線入れ替えスイッチと、 を備えたことを特徴とするディジタルマッチドフィル
タ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4084666A JPH05252142A (ja) | 1992-03-06 | 1992-03-06 | ディジタルマッチドフィルタ |
| DE4241882A DE4241882A1 (ja) | 1991-12-13 | 1992-12-11 | |
| US07/990,291 US5293398A (en) | 1991-12-13 | 1992-12-14 | Digital matched filter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4084666A JPH05252142A (ja) | 1992-03-06 | 1992-03-06 | ディジタルマッチドフィルタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05252142A true JPH05252142A (ja) | 1993-09-28 |
Family
ID=13837041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4084666A Pending JPH05252142A (ja) | 1991-12-13 | 1992-03-06 | ディジタルマッチドフィルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05252142A (ja) |
-
1992
- 1992-03-06 JP JP4084666A patent/JPH05252142A/ja active Pending
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