JPH06197094A

JPH06197094A - ディジタルマッチドフィルタ

Info

Publication number: JPH06197094A
Application number: JP3352018A
Authority: JP
Inventors: Noriyuki Hamao; 紀幸浜尾
Original assignee: Clarion Co Ltd
Current assignee: Faurecia Clarion Electronics Co Ltd
Priority date: 1991-12-13
Filing date: 1991-12-13
Publication date: 1994-07-15

Abstract

(57)【要約】【目的】ディジタルマッチドフィルタにおいて、送信
電力を制御することなく、重み付けの変更により的確に
希望信号を得ることである。【構成】受信波はＡ／Ｄ変換器７，８によりマルチビ
ット化され、その各ビット毎に、コリレータ９，１０に
おいて、設定値との相関がとられ、各相関値が重み付け
シフト回路２０，２１に加えられる。重み付けされた各
相関値は加算器１３で加算され、２乗回路１５を介して
出力される。出力された合成相関値は相関値判定回路２
２で、所定スレッシュホールド値と比較され、その結果
に応じて回路２０の重み付け係数が変更される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はディジタルマッチドフィ
ルタに係り、特にその各ディジタル相関値の重み付け方
法を改良するための構成に関する。

【０００２】

【従来の技術】図１０に、一般的な非同期型４ビット判
定ディジタルマッチドフィルタの構成を示す。同図にお
いて、１及び２は掛算器、３はキャリア発振器、４は９
０°移相器、５及び６はローパスフィルタ（ＬＰＦ）、
７及び８はＡ／Ｄ変換器、９及び１０はコリレータ、１
１及び１２は固定型重み付け回路、１３，１４及び１７
は加算器、１５及び１６は２乗回路である。図に示され
るように、非同期型ディジタルマッチドフィルタは、ま
ず信号を受信すると受信波を２つに分割し、その受信波
のキャリアと同じ周波数で、互いに位相が９０度ずれた
周波数の信号と各受信波を掛算器１，２で掛け合わせる
ことによりベースバンドへ周波数変換し、Ｉチャンネル
とＱチャンネルと言う２つの信号に分ける。その後、ロ
ーパスフィルタ５，６を介して夫々の信号をＡ／Ｄ変換
器７，８によりＡ／Ｄ変換し、受信信号をマルチビット
化する。そして、その各ビット信号をコリレータ９の夫
々により各リファレンスデータと相関を取り相関値を得
る。その後、夫々の相関値を各重み付け回路１１によっ
て、各相関値のビットに重み付けをして加算器１３，１
４により足し合わせる。このようにして得たＩチャンネ
ルとＱチャンネルの相関値を夫々２乗回路１５，１６で
２乗して加算器１７により足し合わせ最終的な相関値を
得る。

【０００３】図１１（ｃ）はＡ点での受信波の波形で、
希望波（ａ）と非希望波（ｂ）との合成波で００００〜
１１１１までのディジタル値に対応する振幅を有する。
また図１２（ａ）はＢ点での各ビットＢ₀〜Ｂ₃の波形
図、同図（ｂ）はＣ点での各コリレータ０〜３の相関値
Ｃ₀〜Ｃ₃の波形図、同図（ｃ）はＤ点での加算された相
関値の波形図である。

【０００４】

【発明が解決しようとする課題】しかしながら上述した
従来の方式では、希望波信号が他の妨害に対し充分に大
きい場合は理想的な相関値が得られるが、希望波送信源
が遠い場合や、同時に多くのスペクトル拡散（ＳＳ）通
信が存在するときなどはＤ／Ｕが大きくなり、妨害に対
して相対的に希望信号が小さくなってしまい、Ａ／Ｄ変
換器により分解された後、上位ビットの方に希望波情報
が多く含まれているとは限らず、このような場合希望波
送信機の送信電力を上げてやると言う電力制御をしてや
らなくてはならなかった。

【０００５】本発明の目的は、上述した従来の欠点を解
決し、受信機側の処理により、送信機が電力制御を行っ
たのと同じ効果を発揮し、希望信号を的確に得ることに
ある。

【０００６】

【課題を解決するための手段】上記目的を達成するた
め、本発明のディジタルマッチドフィルタは、受信信号
を受信信号のキャリアと同じ周波数信号によりベースバ
ンドへ周波数変換する周波数変換手段と、上記周波数変
換された信号を夫々マルチビット化するＡ／Ｄ変換手段
と、上記マルチビット化された各ビット信号と設定信号
との相関を取り夫々相関値を出力する複数のディジタル
コリレータと、制御信号に基づいて各コリレータの出力
の重み付けを変更する重み付けシフト回路と、上記各重
み付けシフト回路の出力を合成する合成手段と、上記合
成手段の出力と所定値とを比較し、その比較結果に基づ
いて上記制御信号を出力する判定回路と、より成ること
を要旨とする。

【０００７】

【作用】本発明のマルチビット判定式のディジタルマッ
チドフィルタにおいて、受信信号はマルチビット化した
後、夫々のビットと設定値と相関をとってから、各相関
値に重み付けをして加算し最終的な相関値を得るが、上
記重み付けは、各ビット間において変更できる。

【０００８】

【実施例】以下図面に示す本発明の実施例を説明する。
図１は本発明によるディジタルマッチドフィルタの一実
施例で、図１０と同一符号は同一又は類似の回路をあら
わし、図１０と違う所は、重み付け回路の変わりに、重
み付けシフト回路２０，２１を設け、相関出力を相関値
判定回路２２により、判定してマルチビット化された夫
々の重み付けを変えられるようにした点にある。

【０００９】本発明では、良好な相関出力が得られない
場合、重み付けのシフトを行うわけだが、この重み付け
シフトは、図２に示す方法を取る。まず、最初の状態図
２（ａ）で良好な相関値が得られなかった場合、重み付
けを同図（ｂ）に示すように変える。それでも良好な相
関値が得られない場合は、同図（ｃ），（ｄ）と変えて
行く。こうすることにより、小さな希望信号を増幅した
のと同じこととなり、相関出力の改善が期待できる。こ
こでは、４ビット判定の例を取り上げたが、ビット数を
上げた場合も同様の方法により、より明確な効果があ
る。

【００１０】図３（ａ），（ｂ）は上記実施例における
Ｃ点、Ｄ点での波形を示し、Ａ点、Ｂ点での波形は図１
１と同様である。

【００１１】次に前記実施例の各回路の主要なものにつ
いて説明する。前記コリレータ９，１０は、設定信号の
１データと、受信信号の１データとを１チップごとに比
較して、１データにおける設定信号と受信信号との一致
数を出力するというものであり、一般的な回路としては
図４に示される。同図で、Ｓ，ＲはＮビットのシフトレ
ジスタ、ＥＸ−ＮＯＲ₁〜ＥＸ−ＮＯＲ_Nは排他的論理和
の否定回路、ＡＤＤは加算回路である。

【００１２】例として、図４の１データ長を３１チップ
（Ｎ＝３１）とする。まずこの図のレジスタＲの各ビッ
トＲ₁〜Ｒ_Nに設定信号ＲＥＦＥＲＥＮＣＥの符号を１チ
ップずつのクロックＲＣＬＯＣＫに応答して記憶させて
おく。その後、レジスタＳに受信した信号のベースバン
ド情報ＤＡＴＡをクロックＳＣＬＯＣＫに応答して順次
入力する。この時、Ｓ₁とＲ₁、Ｓ₂とＲ₂、…Ｓ₃₁とＲ₃₁
の内容の各々が一致したとき、ＥＸ−ＮＯＲ₁〜ＥＸ−
ＮＯＲ_Nより出力１が出される。それを加算回路ＡＤＤ
により加算する。このようにして計算されたアウトプッ
トデータは、設定信号と信号が同一符号の場合、図５の
波形となる。重み付けシフト回路２０，２１の動作は図
６（ａ）〜（ｄ）のようになる。

【００１３】上述したようにコリレータの出力は図４の
加算器ＡＤＤの値である。よってこの値は、２進数によ
り表されている。従来は、このコリレータの値に示すよ
うに重み付け回路１１により“固定の重み付け”が付け
られている。ここでは、２³，２²，２¹，２⁰となってい
るが、実質的には、図６（ａ）に示すように２⁰、２ ^-1,
２^-2,２^-3である。ここで、コリレータによって出力さ
れる２進数の相関値に、この“重み付け”を付けると言
うことは、図６（ｂ）に示すように各相関値を４段の各
シフトレジスタＳ₁〜Ｓ₄に置数しておき、Ｓ₁の重み付
け係数が２⁰のときは、コリレータ出力をそのままホー
ルドし、２^-1のときは、コリレータ出力を右に１シフ
ト。同様に２^-2のときは２シフト。２^-3のときは３シフ
トと言うように処理して加算する。これは、図６（ｃ）
に示すようにコリレータ出力のどの部分を抜き取るかと
考えることもできる。従来はこの抜き取る部分が夫々の
ビットにおいて固定であったのに対し、本発明は、どこ
を抜き取るかを自由に変えられる。

【００１４】このようにどこを抜き取るかにより重み付
けを変えるわけであるが、どのように抜き取るかは例え
ば図６（ｄ）に示すようにマイクロコンピュータ１７に
プログラムしておけばよい。

【００１５】図７に相関値判定回路２２の一構成例を示
す。同図において、３１はコンパレータ、３２はオア回
路、３３はＤ型フリップフロップ、３４はインバータ、
３５はアンド回路、３６はクロックジェネレータ、３７
はカウンタである。

【００１６】まず、コンパレータ３１に適正レベルのス
レッショルドを与えておく。加算器１７からのコリレー
タの最終出力の相関ピークがこのスレッショルドを越え
なければオア回路３２の出力は“０”のままである。し
かし、相関ピークが１度でもスレッショルドを越えれ
ば、フリップフロップ３３より“１”がラッチされるた
め、オア回路３２の出力は“１”となる。その後、イン
バータ３４を通った信号と、クロックジェネレータ３６
の出力をカウンタ３７によりチップ数ぶん分周し、１つ
のパルス化した信号とをアンド回路３５によりアンド演
算して、マイクロコンピュータＭに送るシフト信号とす
る。マイクロコンピュータＭでは、この信号を受け予め
記憶していたように重み付けを変更して行く。これらの
動作を示すタイミングチャートを図８に示す。このと
き、図を簡略化するためチップ数は７としてある。

【００１７】上述した相関値判定回路による重み付けシ
フトの例を図９に示す。同図では、４ビット判定の場合
を例に取っている。まず、もともとの重み付けにより良
好な出力を得られないときは、重み付けの４つを見て、
一番上を一番下に移す。それでもだめな場合は、今度
は、上の３つだけを見て一番上を一番下に。これまただ
めな場合は、上の２つを見て入替えを行う。このように
理想的な出力を得られるまで重み付けを変えて行くわけ
である。なお、これは８ビット等の場合も同様で、８ビ
ットの場合は、最初は一番上を一番下に、次は上から７
つを見て一番上を一番下に、のようにシフトする。

【００１８】

【発明の効果】上述したように本発明の回路構成にする
ことにより、ＳＳ通信において、送信機側による電力制
御と言う煩わしい操作を不要とし、また、ＳＳ通信の妨
害に対して大きな妨害除去効果を発揮する。なお、上述
した実施例では受信波を２系統のシステムで処理すると
したが、１系統または、３系統以上のシステムで処理で
きること明らかである。

【図面の簡単な説明】

【図１】本発明の一実施例を示すブロック図である。

【図２】上記実施例の動作説明図である。

【図３】上記実施例のＣ点、Ｄ点での波形図である。

【図４】ディジタルコリレータの一構成例を示すブロッ
ク図である。

【図５】上記コリレータの出力波形図である。

【図６】重み付けシフト回路の動作説明図である。

【図７】相関値判定回路の一構成例を示すブロック図で
ある。

【図８】図７の回路の各部の波形図である。

【図９】図７の回路による重み付けシフトの動作説明図
である。

【図１０】従来のディジタルマッチドフィルタを示すブ
ロック図である。

【図１１】図１０の回路の入力波形図である。

【図１２】図１０の回路の各部の波形図である。

【符号の説明】

１，２掛算器３キャリア発振器７，８Ａ／Ｄ変換器９，１０コリレータ１３，１４，１７加算器２０，２１重み付けシフト回路２２相関値判定回路

【手続補正書】

【提出日】平成５年９月２４日

【手続補正１】

【補正対象書類名】図面

【補正対象項目名】全図

【補正方法】変更

【補正内容】

【図２】

【図３】

【図４】

【図５】

【図１】

【図６】

【図７】

【図８】

【図９】

【図１０】

【図１１】

【図１２】

Claims

【特許請求の範囲】

【請求項１】受信信号を受信信号のキャリアと同じ周
波数信号によりベースバンドへ周波数変換する周波数変
換手段と、上記周波数変換された信号をマルチビット化するＡ／Ｄ
変換手段と、上記マルチビット化された各ビット信号と設定信号との
相関を取り夫々相関値を出力する複数のディジタルコリ
レータと、制御信号に基づいて各コリレータの出力の重み付けを変
更する重み付けシフト回路と、上記各重み付けシフト回路の出力を合成する合成手段
と、上記合成手段の出力と所定値とを比較し、その比較結果
に基づいて上記制御信号を出力する判定回路と、より成ることを特徴とするディジタルマッチドフィル
タ。