JPS59221055A - フラツグ検出方式 - Google Patents
フラツグ検出方式Info
- Publication number
- JPS59221055A JPS59221055A JP58094809A JP9480983A JPS59221055A JP S59221055 A JPS59221055 A JP S59221055A JP 58094809 A JP58094809 A JP 58094809A JP 9480983 A JP9480983 A JP 9480983A JP S59221055 A JPS59221055 A JP S59221055A
- Authority
- JP
- Japan
- Prior art keywords
- character
- cpu
- receiver
- data
- transmitter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
- G06F13/4226—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus with asynchronous protocol
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Computer And Data Communications (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、調歩同期とフレーム同期とを併用したデータ
伝送におけるフラッグ検出方式に関する。
伝送におけるフラッグ検出方式に関する。
従来から、調歩同期方式のデータ伝送において、データ
伝送の信頼性を高める為に、一定長又はそれ以上のマー
クホールドをフラッグとし、更にＣＲＣ等の誤り検出機
能を伺加したフレーム同期方式を併用することがある。
伝送の信頼性を高める為に、一定長又はそれ以上のマー
クホールドをフラッグとし、更にＣＲＣ等の誤り検出機
能を伺加したフレーム同期方式を併用することがある。
第１図はこの併用方式のデータ伝送で用いられるデータ
のフレーム形式を示した例である。１フレームは、Ｆの
フラッグ（２文字長以上）、人のアドレスフィールド（
１文字ン、Ｃのコントロールフィールド（１文字）、■
の情報フィールド、ＣＲＣのチヱックキャラクタ（２文
字）、Ｆの７ラツグ（２文字長以上）から構成されてい
る。第２図は前記併用式データ伝送で用いられるデータ
のキャラクタ形式を示した例であり、図中Ｊで示した部
分が１文字を示している。
のフレーム形式を示した例である。１フレームは、Ｆの
フラッグ（２文字長以上）、人のアドレスフィールド（
１文字ン、Ｃのコントロールフィールド（１文字）、■
の情報フィールド、ＣＲＣのチヱックキャラクタ（２文
字）、Ｆの７ラツグ（２文字長以上）から構成されてい
る。第２図は前記併用式データ伝送で用いられるデータ
のキャラクタ形式を示した例であり、図中Ｊで示した部
分が１文字を示している。
一般に、調歩同期方式では、該方式のデータ伝送に便利
なようにシリアルレ’０（ＳＩＯ）と呼ばれるトランス
ミッタ／レシーバが用いられている。
なようにシリアルレ’０（ＳＩＯ）と呼ばれるトランス
ミッタ／レシーバが用いられている。
このトランスミッタ／レシーバではスタート／ストップ
ビットの検出及び付加機能はあるものの、マークホール
ドの長さを計測する機能がない。そこで、従来、マイク
ロコンピュータ等の制御によって上記調歩同期方式とフ
レーム同期方式とを併用する場合、第３図に示すタイマ
を用いてマークボールドの長さを計測するようにしてい
た。
ビットの検出及び付加機能はあるものの、マークホール
ドの長さを計測する機能がない。そこで、従来、マイク
ロコンピュータ等の制御によって上記調歩同期方式とフ
レーム同期方式とを併用する場合、第３図に示すタイマ
を用いてマークボールドの長さを計測するようにしてい
た。
第３図は従来の調歩同期方式とフレーム同期方式とを併
用したデータ伝送システムの一例を示したＰヶ成図であ
る。マイクロコンピュータ等のＣＰＵ１にし０バス（双
方向）２を介して割込コントローラ３、調歩同期方式の
トランスミッタ／レシーバ（ＳＩＯ）４、タイマ５とが
接続されている。又、割込コントローラ３は信号線６を
介してＣＰＵ １に割込み信号を入力する。更に、５Ｉ
Ｏ４、タイマ５は割込みコントローラ２に割込み要求信
号線ＩＰ’０、ＩＲＩを介して割込み要求信号を送出す
る。なお、割込コントローラ３には他にＩＲ２・・・等
の割込み要求信号線が接続されている。又、ＳＩＯ４は
送信データＤＴを出力し、受信データＤＲを取り込む。
用したデータ伝送システムの一例を示したＰヶ成図であ
る。マイクロコンピュータ等のＣＰＵ１にし０バス（双
方向）２を介して割込コントローラ３、調歩同期方式の
トランスミッタ／レシーバ（ＳＩＯ）４、タイマ５とが
接続されている。又、割込コントローラ３は信号線６を
介してＣＰＵ １に割込み信号を入力する。更に、５Ｉ
Ｏ４、タイマ５は割込みコントローラ２に割込み要求信
号線ＩＰ’０、ＩＲＩを介して割込み要求信号を送出す
る。なお、割込コントローラ３には他にＩＲ２・・・等
の割込み要求信号線が接続されている。又、ＳＩＯ４は
送信データＤＴを出力し、受信データＤＲを取り込む。
次に上記従来例の動作について説明する。５ＩＯ４が１
キヤラクタ受信する毎にタイマ５の値をセット或はプリ
セットしておいて、一定時間内にキャラクタが受信され
るか否かをＣＰＵ １が監視する。
キヤラクタ受信する毎にタイマ５の値をセット或はプリ
セットしておいて、一定時間内にキャラクタが受信され
るか否かをＣＰＵ １が監視する。
一定時間経過してもキャラクタが受信されない場合は、
ＣＰＵＩはマークホールドである７ラグＦが検出された
と判断し、その前に受信された最後の２キヤラクタをチ
ェックキャラクタＣＲＣとして誤り検出を行なう。
ＣＰＵＩはマークホールドである７ラグＦが検出された
と判断し、その前に受信された最後の２キヤラクタをチ
ェックキャラクタＣＲＣとして誤り検出を行なう。
通常、キャラクタ形式がストップビット（マーク極性）
数１で、データがｘ’ｏｏ’〜ＸＦＦ （１６進）の全
てを扱える必要があることから、２キヤラクタ長又はそ
れ以上のマークホールドをフラッグＦとしている。この
ため、タイマ５の一定時間の監視は３キヤラクタ１ビツ
ト長間行なわなければならない。これは、２キヤラクタ
長のマークホールドがあったか否かは、３キヤラクタ１
ビツト長の時間が経過した時に、キャラクタが受信され
ているか否かで決まるためである。即ち、マークホール
ドが２キヤラクタ長に達する直前に入ってきたスタート
ピント（スペース極性〕の存在は、そのスタートビット
により同期がとられて１キヤラクタが受信されるまで確
認できないからである。
数１で、データがｘ’ｏｏ’〜ＸＦＦ （１６進）の全
てを扱える必要があることから、２キヤラクタ長又はそ
れ以上のマークホールドをフラッグＦとしている。この
ため、タイマ５の一定時間の監視は３キヤラクタ１ビツ
ト長間行なわなければならない。これは、２キヤラクタ
長のマークホールドがあったか否かは、３キヤラクタ１
ビツト長の時間が経過した時に、キャラクタが受信され
ているか否かで決まるためである。即ち、マークホール
ドが２キヤラクタ長に達する直前に入ってきたスタート
ピント（スペース極性〕の存在は、そのスタートビット
により同期がとられて１キヤラクタが受信されるまで確
認できないからである。
しかし、このような方法でフレームの終了のフラッグを
検出すると、フレームが連続している場合は、終了フラ
ッグが次のフレームの開始フラッグをｑｌｌねているた
め、フレームの先頭キャラクタ゛（アドレスフィールド
）が受信されるまで、１ビツト分の余裕しかなく、ＣＰ
Ｕ １が他の入出力等のサービスをしている時には、Ｃ
ＲＣの演算や誤り検出ができなくなってしまう欠点があ
った。
検出すると、フレームが連続している場合は、終了フラ
ッグが次のフレームの開始フラッグをｑｌｌねているた
め、フレームの先頭キャラクタ゛（アドレスフィールド
）が受信されるまで、１ビツト分の余裕しかなく、ＣＰ
Ｕ １が他の入出力等のサービスをしている時には、Ｃ
ＲＣの演算や誤り検出ができなくなってしまう欠点があ
った。
本発明の目的は、上記の欠点に鑑み、連続フレームを受
信する際のチェックキャラクタの演算および誤り検出を
どのような場合でも行ない得るフラッグ検出方式を提供
することにある。
信する際のチェックキャラクタの演算および誤り検出を
どのような場合でも行ない得るフラッグ検出方式を提供
することにある。
本発明は、調歩同期方式とフレーム同期方式を併用した
データ伝送システムにおいて、受信データ（直列データ
ンのスタートビットを１キヤラクタずつ取込んでその都
度ＣＰＵに割込み要求を出してＣＰＵにデータを読み込
ませる調歩同期方式のトランスミッタ／レシーバと、前
記受信データを１ビツトにつき複数回のサンプリングを
行ない、これを１キヤラクタとして取り込んでその都度
ＣＰＵに割込み要求信号を出してＣＰＵにデータを読み
込ませるキャラクタ同期方式のトランスミッタ／レシー
バとを備え、ＣＰＵにキャラクタ回期方式のトランスミ
ブタ／レシーバが検出した同期キャラクタの検出回数を
カウントさせ、このカウントを連続して所定回数以上Ｃ
ＰＵが検出した時、受信データフレームの終了又は開始
フラッグを検出したとＣＰＵに判断させるフラッグ検出
方式を採用することにより、上記目的を達成するもので
ある。
データ伝送システムにおいて、受信データ（直列データ
ンのスタートビットを１キヤラクタずつ取込んでその都
度ＣＰＵに割込み要求を出してＣＰＵにデータを読み込
ませる調歩同期方式のトランスミッタ／レシーバと、前
記受信データを１ビツトにつき複数回のサンプリングを
行ない、これを１キヤラクタとして取り込んでその都度
ＣＰＵに割込み要求信号を出してＣＰＵにデータを読み
込ませるキャラクタ同期方式のトランスミッタ／レシー
バとを備え、ＣＰＵにキャラクタ回期方式のトランスミ
ブタ／レシーバが検出した同期キャラクタの検出回数を
カウントさせ、このカウントを連続して所定回数以上Ｃ
ＰＵが検出した時、受信データフレームの終了又は開始
フラッグを検出したとＣＰＵに判断させるフラッグ検出
方式を採用することにより、上記目的を達成するもので
ある。
以下本発明の７ラツク検出方式の一実施例を作来例と同
回路は同符号を用いて図面により説明する。第４図は本
発明のフラッグ検出方式を適用した調歩同期方式とフレ
ーム回期方式を併用したデータ伝送システムの一実施例
を示す構成図である。
回路は同符号を用いて図面により説明する。第４図は本
発明のフラッグ検出方式を適用した調歩同期方式とフレ
ーム回期方式を併用したデータ伝送システムの一実施例
を示す構成図である。
マイクロコンピュータ等のＣＰＵ １にＩ１０バス２を
介して割込みコントローラ３、Ｍｊ７Ｊ歩回エリ］方式
のトランスミッタ／レシーバ（Ａ−８ＩＯ）４．キャラ
クタ同期方式のトランスミッタ／ Ｌ／レシーバＳ−８
ＩＯ）９が接続されている。Ａ−ＳＩＯ４およびＳ−Ｓ
ＩＯ９には受信データ７が入力され、又、Ａ−８ＩＯ４
からは送信データ８が出力される。Ａ−８ＩＯ４、Ｓ
−ＳＩＯ９は割込み要求信号ねＩＲＱ、ＩＲｌを介して
割込みコントローラ３に割込み要求を出し、又、割込み
コントローラ３には他の割込み要求信号線ＩＲ２・・・
等が接続されている。更に、割込みコントローラ３は割
込み要求信号線６を介してＣＰＵ １に割込み要求を出
す。なお、Ｓ −５ＩＯ９には受信データ７をサンプリ
ングするに必要なりロック１０が入力されている。
介して割込みコントローラ３、Ｍｊ７Ｊ歩回エリ］方式
のトランスミッタ／レシーバ（Ａ−８ＩＯ）４．キャラ
クタ同期方式のトランスミッタ／ Ｌ／レシーバＳ−８
ＩＯ）９が接続されている。Ａ−ＳＩＯ４およびＳ−Ｓ
ＩＯ９には受信データ７が入力され、又、Ａ−８ＩＯ４
からは送信データ８が出力される。Ａ−８ＩＯ４、Ｓ
−ＳＩＯ９は割込み要求信号ねＩＲＱ、ＩＲｌを介して
割込みコントローラ３に割込み要求を出し、又、割込み
コントローラ３には他の割込み要求信号線ＩＲ２・・・
等が接続されている。更に、割込みコントローラ３は割
込み要求信号線６を介してＣＰＵ １に割込み要求を出
す。なお、Ｓ −５ＩＯ９には受信データ７をサンプリ
ングするに必要なりロック１０が入力されている。
Ｓ −ＳＩＯ９は、同期クロック１０でビットサンプリ
ングし、同期ギャラクタを検出する機能をもったトラン
スミッタ／レシーバである。このＳ−８ＩＱ ９が１キ
ヤラクタ受信した時に割込みコントローラ３に割込み要
求信号線ＩＲＱを介して割込み要求を出す。又、Ａ −
ＳＩＯ４も１キヤラクタ受信した時に割込みコントロー
ラ３に釣込み要求信号線ＩＲＱを介して割込み要求を出
す。割込みコントローラ３はＣＰＵ １への割込みを制
御し、入力される各側込み要求に対して割込み優先度等
のコントロールを行なって、ＣＰＵ １に割込み信号線
６を介して割込みをかけるものである。
ングし、同期ギャラクタを検出する機能をもったトラン
スミッタ／レシーバである。このＳ−８ＩＱ ９が１キ
ヤラクタ受信した時に割込みコントローラ３に割込み要
求信号線ＩＲＱを介して割込み要求を出す。又、Ａ −
ＳＩＯ４も１キヤラクタ受信した時に割込みコントロー
ラ３に釣込み要求信号線ＩＲＱを介して割込み要求を出
す。割込みコントローラ３はＣＰＵ １への割込みを制
御し、入力される各側込み要求に対して割込み優先度等
のコントロールを行なって、ＣＰＵ １に割込み信号線
６を介して割込みをかけるものである。
次に本実施例の動作について説明する。相手方端末装置
などから送られてくる受信データ（直列データ）７はラ
インレシーバ等を通して第１図、第２図で示した形式に
よりＡ −ＳＩＯ４およびＳ−８ＩＯ９に入力される。
などから送られてくる受信データ（直列データ）７はラ
インレシーバ等を通して第１図、第２図で示した形式に
よりＡ −ＳＩＯ４およびＳ−８ＩＯ９に入力される。
Ａ−８ＩＯ４は従来と同様受信データのスタートビット
を検出して１キヤラクタずつ取り込み、その都度割込み
要求を割込みコントローラ３に出す。ＣＰＵ １は、割
込みコントローラ３を経由して出された２、１込みイ言
号な受付けると、Ａ −ＳＩＯ４が取込んだデータをＩ
１０バス２を通して読み込む。
を検出して１キヤラクタずつ取り込み、その都度割込み
要求を割込みコントローラ３に出す。ＣＰＵ １は、割
込みコントローラ３を経由して出された２、１込みイ言
号な受付けると、Ａ −ＳＩＯ４が取込んだデータをＩ
１０バス２を通して読み込む。
Ｓ −ＳＴＯ９はクロック１０により受イ３データ７を
サンプリングする。ここで、Ｓ −ＳＩＯ９は同期キャ
ラクタとしてＸＦＦ”（１６進）が設定されているもの
とする。又、クロック１０は受信データ１ピントにつき
８回サンプリングできるものとする。例えば、受信デー
タ７が１２００ビット／秒の辿情速ｇの場合には、クロ
ックｌＯば９６０ｏビット／秒の通イ、′：速肱に相当
するザングリンクパルスとなる。この関係を示したのが
第５図である。
サンプリングする。ここで、Ｓ −ＳＩＯ９は同期キャ
ラクタとしてＸＦＦ”（１６進）が設定されているもの
とする。又、クロック１０は受信データ１ピントにつき
８回サンプリングできるものとする。例えば、受信デー
タ７が１２００ビット／秒の辿情速ｇの場合には、クロ
ックｌＯば９６０ｏビット／秒の通イ、′：速肱に相当
するザングリンクパルスとなる。この関係を示したのが
第５図である。
Ｓ −ＳＩＯ９は入力される１２ｏＯビット／秒の受信
データを８４への速度でサンプリングし、これを１キヤ
ラクタとして取込み、その都度割込み要求をｉ”：’ｌ
込みコントローラ３に出す。ＣＰＵ １は割込みコント
ローラ３を４５を山して出された割込み要求を１つずつ
受信けてＩＡ）バス２を介してＳ −ＳＩＯ９からぞの
都度受信データを読み込む。この時、ＣＰＵ１ばＳ −
ＳＩＯ９のステータスも取込み、同期キャる。ＣＰＵ
１は連続した同期キャラクタの検出回数をカウントしＣ
いて、２０回連続して１キヤラクタを検出した時点で、
１２００ビット／秒の受信データフレームの終了又は開
始フラッグを検出したと判断する。
データを８４への速度でサンプリングし、これを１キヤ
ラクタとして取込み、その都度割込み要求をｉ”：’ｌ
込みコントローラ３に出す。ＣＰＵ １は割込みコント
ローラ３を４５を山して出された割込み要求を１つずつ
受信けてＩＡ）バス２を介してＳ −ＳＩＯ９からぞの
都度受信データを読み込む。この時、ＣＰＵ１ばＳ −
ＳＩＯ９のステータスも取込み、同期キャる。ＣＰＵ
１は連続した同期キャラクタの検出回数をカウントしＣ
いて、２０回連続して１キヤラクタを検出した時点で、
１２００ビット／秒の受信データフレームの終了又は開
始フラッグを検出したと判断する。
本実施例によれば、調歩同期方式のトランスミッタ／レ
シーバ（Ａ−８ＩＯ）４の他に、キャラクタ同期方式の
トランスミッタ／レシーバ（Ｓ−８ＩＯ）９を備え、受
信データ７を１ビツトにつき８回サンプリングするキャ
ラクタ同期方式のＳ−８ＩＯ９が検出する同期キャラク
タの検出回数なＣＰＵ １がカウントするようにし、こ
の同期キャラクタを２０回連続してＣＰＵ １がカウン
トした時点で、受信データフレームの終了又は開始フラ
ッグ（マークホールド）を検出したとＣＰＵ １に判断
さぜることにより、データフレームのマークホールドを
速やかにＣＰＵ １に検出させることができ、特にフレ
ームが連続している場合等に、マークホーノットを検出
した後のＣＰＵ １に処理時間の余裕時間を与えて、Ｃ
ＲＣ演算や誤り検出をどんな場合にもＣＰＵ １が確実
に行なえるようにすることができる。
シーバ（Ａ−８ＩＯ）４の他に、キャラクタ同期方式の
トランスミッタ／レシーバ（Ｓ−８ＩＯ）９を備え、受
信データ７を１ビツトにつき８回サンプリングするキャ
ラクタ同期方式のＳ−８ＩＯ９が検出する同期キャラク
タの検出回数なＣＰＵ １がカウントするようにし、こ
の同期キャラクタを２０回連続してＣＰＵ １がカウン
トした時点で、受信データフレームの終了又は開始フラ
ッグ（マークホールド）を検出したとＣＰＵ １に判断
さぜることにより、データフレームのマークホールドを
速やかにＣＰＵ １に検出させることができ、特にフレ
ームが連続している場合等に、マークホーノットを検出
した後のＣＰＵ １に処理時間の余裕時間を与えて、Ｃ
ＲＣ演算や誤り検出をどんな場合にもＣＰＵ １が確実
に行なえるようにすることができる。
以上記述した如（本発明のフラッグ検出方式によれば、
調歩同期方式のトランスミッタ／レシーバの他に、キャ
ラクタ同期方式のトランスミッタレシーバを備え、キャ
ラクタ同期方式のトランスミッタレシーバが同期キャラ
クタを検出する回数をＣＰＵがカウントし、この同期キ
ャラクタが所定回数以上連続してＣＰＵがカウントした
時点で、受信データのマークホールドを検出したとＣＰ
Ｕに判断させる方式を採用することにより、連続フレー
ム受信をする際のチェックキャラクタの演算および誤り
検出をどのような場合でも確実に行ない得る効果かある
。
調歩同期方式のトランスミッタ／レシーバの他に、キャ
ラクタ同期方式のトランスミッタレシーバを備え、キャ
ラクタ同期方式のトランスミッタレシーバが同期キャラ
クタを検出する回数をＣＰＵがカウントし、この同期キ
ャラクタが所定回数以上連続してＣＰＵがカウントした
時点で、受信データのマークホールドを検出したとＣＰ
Ｕに判断させる方式を採用することにより、連続フレー
ム受信をする際のチェックキャラクタの演算および誤り
検出をどのような場合でも確実に行ない得る効果かある
。
第１図はデータのフレームの形式例を示した図、第２図
はデータのキャラクタ形式例を示した図、第３図は従来
のフラッグ検出方式を適用した調歩同期方式とフレーム
同期方式を併用したデータ伝送システム例を示した構成
図、第４図は本発明のフラッグ検出方式を適用した調歩
同期方式とフレーム同期方式を併用したデータ伝送シス
テムの一実施例を示した構成図、第５図は第４図で示し
たキャラクタ同期方式のトランスミッタ／レシーバのサ
ンプリング動作を示したタイムチャート図である。 １・・・ＣＰＵ、３−・割込みコントローラ、４・・−
調歩同期方式のトランスミッタ／レシーバ（Ａ−８ＩＯ
）、９・−・キャラクタ同期方式のトランスミッタ／レ
シーバ（Ｓ−８ＩＯ） 代理人 弁理士 則 近 近 佑 （ほか１名） 第１図 １ 第２図 第３図 第４図 第５図 ：ＬＯＣＫＪｌ狙狙］］
はデータのキャラクタ形式例を示した図、第３図は従来
のフラッグ検出方式を適用した調歩同期方式とフレーム
同期方式を併用したデータ伝送システム例を示した構成
図、第４図は本発明のフラッグ検出方式を適用した調歩
同期方式とフレーム同期方式を併用したデータ伝送シス
テムの一実施例を示した構成図、第５図は第４図で示し
たキャラクタ同期方式のトランスミッタ／レシーバのサ
ンプリング動作を示したタイムチャート図である。 １・・・ＣＰＵ、３−・割込みコントローラ、４・・−
調歩同期方式のトランスミッタ／レシーバ（Ａ−８ＩＯ
）、９・−・キャラクタ同期方式のトランスミッタ／レ
シーバ（Ｓ−８ＩＯ） 代理人 弁理士 則 近 近 佑 （ほか１名） 第１図 １ 第２図 第３図 第４図 第５図 ：ＬＯＣＫＪｌ狙狙］］
Claims (1)
- 調歩同期方式とフレーム同期方式を併用したデータ伝送
システムにおいて、受信データ（直列データ）のスター
トビットを１キヤラクタずつ取込んでその都度中央処理
装置（ＣＰＵ）に割込み要求を出してＣＰＵにデータを
読み込ませる調歩同期方式のトランスミッタ／レシーバ
と、前記受信データを１ビツトにつき複数回のサンプリ
ングを行ないこれを１キヤラクタとして取込みその都度
ＣＰＵに割込み要求信号を出してＣＰＵにデータを読み
込ませるキャラクタ同期方式のトランスミッタ／レシー
バとを備え、ＣＰＵにキャラクタ同期方式のトランスミ
ッタ／レシーバが検出した同期キャラクタの検出回数を
カウントさせ、このカウントを連続してＤ「定回数以上
ＣＰＵが検出した時、受信データフレームの終了又は開
始フラッグを検出したとＣＰＩＪに判断させることを特
徴とするフラッグ検出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58094809A JPS59221055A (ja) | 1983-05-31 | 1983-05-31 | フラツグ検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58094809A JPS59221055A (ja) | 1983-05-31 | 1983-05-31 | フラツグ検出方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59221055A true JPS59221055A (ja) | 1984-12-12 |
Family
ID=14120381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58094809A Pending JPS59221055A (ja) | 1983-05-31 | 1983-05-31 | フラツグ検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59221055A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62281696A (ja) * | 1986-05-30 | 1987-12-07 | Mitsubishi Electric Corp | デイジタルリモ−トコントロ−ル伝送装置 |
-
1983
- 1983-05-31 JP JP58094809A patent/JPS59221055A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62281696A (ja) * | 1986-05-30 | 1987-12-07 | Mitsubishi Electric Corp | デイジタルリモ−トコントロ−ル伝送装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2641999B2 (ja) | データ・フォーマット検出回路 | |
| JPS59221055A (ja) | フラツグ検出方式 | |
| JPH07264263A (ja) | シリアル通信インターフェース装置 | |
| JP3602233B2 (ja) | Ａｔコマンド解析装置 | |
| JPH0358217B2 (ja) | ||
| JP2003263404A (ja) | シリアル通信方式とそれを用いたマイクロコンピュータ | |
| JPH0357349A (ja) | 回線速度検出方式 | |
| JP3436593B2 (ja) | データ通信装置 | |
| JP2573210B2 (ja) | 通信システム | |
| KR19980073172A (ko) | 비동기식 데이터 송수신 장치의 에러 검출 방법 | |
| JPS6040224B2 (ja) | 同期方式の通信制御装置における異常検出装置 | |
| JPS62269539A (ja) | 通信制御装置 | |
| JP2551100B2 (ja) | 通信制御装置 | |
| JPS60117846A (ja) | デ−タ伝送方式 | |
| JPS5918897B2 (ja) | 送信局における伝送結果判定装置 | |
| JPH0832647A (ja) | シリアル通信制御装置 | |
| JPH029251A (ja) | フレーミングエラー・ステータス回路 | |
| JPS6379444A (ja) | シリアルデ−タ受信装置 | |
| JPS59185452A (ja) | 初期イリ−ガル情報廃棄方式 | |
| JPS6276835A (ja) | 伝送制御方式 | |
| JPH026464B2 (ja) | ||
| JPS6220587B2 (ja) | ||
| JPS63282848A (ja) | 割込み信号通信方式 | |
| JPH03270334A (ja) | 調歩同期式通信における受信制御装置 | |
| JPH1022986A (ja) | シリアル入出力ポート |