JPS592174B2 - 半導体装置 - Google Patents

半導体装置

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JPS592174B2
JPS592174B2 JP53091415A JP9141578A JPS592174B2 JP S592174 B2 JPS592174 B2 JP S592174B2 JP 53091415 A JP53091415 A JP 53091415A JP 9141578 A JP9141578 A JP 9141578A JP S592174 B2 JPS592174 B2 JP S592174B2
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layer
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metal layer
silicon
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善生 山本
三男 小林
俊夫 鉄矢
修 薄田
宰 服部
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Tokyo Shibaura Electric Co Ltd
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    • H01L2924/10253—Silicon [Si]

Description

【発明の詳細な説明】 この発明は半導体装置にかかク、特に半導体素子の素子
配設合法への配設部の改良構造を備えた半導体装置に関
する。
シリコンの半導体素子（レ降シリコンチップと称する）
をリードフレーム、ステム等の素子配設合法に配設して
形成された一例の半導体装置の一部を第１図に示す。
図において１はシリコンチップ、２は前記シリコンチッ
プを配設し一例のコレクタ領域を導出する素子配設合法
、３、３″はベース、エミッタ電極をリードに導出する
いずれもボンディングワイヤである。上記シリコンチッ
プを素子配設合法に配置する手段のうち、従来多く適用
されたものにつき以下に述ぺる。
（ａ）シリコンチップと素子配設合法との間に約１０μ
ｍの厚さの金箔または金合金箔を介して接面させ、金・
シリコン共晶漉度（３７２℃）レ上に弁部して金・シリ
コン合金を形成しマウントを施す。
上記によると、次のチップマウント工程でスクラブを施
す必要からシリコンチップよりもかなわ大きい面積の金
箔を用いるので、その厚さが限定されることと、マウン
トの濃度管理を厳重に行なう必要がある。
また、金箔がシリコンチップより大きいためマウントで
のシリコンチップの位置ぎめ精度が悪〈後の工程での不
良の発生が避けられず、金の使用量が多く高価につ〈欠
点がある。さらに、金箔をリードフレームに載置する工
程が必要で．しかもそのための装置は高い精度を要する
。この方法は充分に高い精度を得ることが困難で．かつ
．接合強度のばらつきが大きく製品の信頼性が圓い等の
重大な欠点がある。（ｂ）シリコンウエハの主面に金ま
たは金を主成分とする合金を蒸着させ．炉内で加熱して
金・シリコン共晶層を形成してからクラツキングを施し
シリコンチツプとし．上記（ａ）と同様にしてマウント
を施す。
上記によると．金・シリコン共晶層形成の段階でシリコ
ンが酸化し．次の工程のクラツキングに支障を生ずると
いう重大な欠点がある。
（ｃ）シリコンチツプの素子配設台床との対接面に予め
マウントに必要な層厚の金・シリコン合金層を形成し．
シリコン基板を個々のチツプに分割したのち上記合金層
によつて素子配設台床にマウントを施す。上記方法によ
れば．金箔を用いないので工程の容易化．コストダウン
その他（ａ）に訃いて述べた欠点は改善されるが．シリ
コン基板の割断がきわめて困難である点がある。
すなわち．マウントに必要な金・シリコン共晶層の層厚
は最小１μｍで６個々のチツプに分割するにあたつて通
常と逆に金・シリコン共晶層側からダイシングラインに
沿つて切断する方法が提供（特開昭５２−１３２７７８
号公報）されているが．実用上切断線とダイシングライ
ンとの位置合わせが非常に困難な上に．位置ずれが１０
０μｍリ上になる欠点がある。（ｄ）シリコンチツブが
素子配設台床との対接面にマウントに所要とする金・ゲ
ルマニウム合金層，または金・アンチモン合金層を備え
．素子配設台床との間にろう材としてマウントがなされ
る。
上記合金層はシリコン基板に被着され．割断されてシリ
コンテツプに形成される点は上述例と同じである。７ 上記方法は金・ゲルマニウムまたは金・アンチモンの合
金層とシリコン基板との接着強度に難点がある。
このため，チツプに分割するにあたわ．上記合金層がシ
リコン面と剥離しやすく．また６上記剥離の認められな
いものをマウントした場合でも接着強度が充分でなく，
製品の信頼注が乏しい。などの重大な欠点がある。
この発明は上記従来の欠点に対し，これを改良する構造
の半導体装置を提供するものである。
この発明にかかる半導体装置は．その半導体素子が素子
配設台床に対する配設面に．次に述べる三金属層よりな
る積層被着層を備えて配設が達成されたことを特徴とす
る。すなわち．銅．バナジウム，アルミニウム．チタニ
ウム．クロム．モリブデン．ニツケル・クロム合金の中
から選ばれた１の金属層または合金層の第１金属層と．
前記に積層被着されたニツケル層またはニツケルを主成
分とする合金層の第２金属層と．前記に積層被着された
金・ゲルマニウム合金層でなり素子配設台床に対するろ
う層となる第３金属層よりなる。次にこの発明を一実施
例の半導体装置につき図面を参照して詳細に説明する。
実施例 １ 第２図に示す如く．複数個の一例のＰＮＰトランジスタ
チツプ１１ａ，１１ｂ・・・・・・が形成されたシリコ
ン基板１１ＶＣ第１金属層１２としてシリコンと強い接
看性を有する一例のバナジウムを約３００Ｘ．第２金属
層１３としてニツケルを約１０００Ａ．第３金属層１４
として金・ゲルマニウム（１２ｗｔ％）合金層１．０μ
ｍ厚にいずれも蒸着被着したのち．シリコン基板をその
上面（領域形成面）よりダイヤモンドスクライブ法によ
り個々のチツプに分割する。
ついで前記チツプを一例の銀めつきが施された（リード
フレーム）素子配設台床２に金・ゲルマニウム合金層１
４をろう材として第３図の如くマウントする。上記の如
〈して形成された半導体装置（一例の一部が第３図に断
面図示される）は歩留，ＶＯＯ（Ｓａｔ）（コレクタ・
エミツタ間飽和電圧）．Ｒｔｈ（熱抵抗）を示す値は従
来方法によるものに比し著るし〈良好であつた。
上記のうちＲｔｈＫついて第４図に従来の半導体装置Ａ
，Ａ゛と本発明にかかる一実施例の半導体装置Ｂとの分
布を示した。なお．上記Ａは金箔を用いてマウントした
半導体装置．Ａ′ははんだ箔を用いてマウントした半導
体装置を夫々示すものである。本発明にかかるものはＲ
ｔｈが妖く．かつ．そのばらつきも小である。実施例
２複数個の一例ＮＰＮトランジスタチツプが形成された
シリコン基板に次の順に積層して．第１金属層としてチ
タニウムを約３００Ａ第２金属層としてニツケルを約５
００λ．第３金属層として金・ゲルマニウム（１２ｗｔ
％）・アンチモン（０．１ｗｔ％）合金層を約１．０μ
ｍを蒸着形成したのち．分割を施し予め銀めつきの施さ
れたリードフレーウの素子配設台床に上記第３金属層を
ろう材としてマウントを行なつた。
上記により形成された半導体装置は歩留，ＣＥ（Ｓａｔ
）．Ｒｔｈ等について従来の半導体装置に比し優れた値
を示す。
特に第４図ＶｃＲｔｈＫつき従来とこの発明の実施例と
を比較して示した。この発明には次にあげる利点がある
。（１）シリコン基板と金・ゲルマニウム合金層との間
に両者に対して接着性の良好な二金属層の第１金属層と
第２金属層とを順次積層して設け．特に第１金属層は第
２金属層よりもシリコン基板に対する接着性のすぐれた
金属または合金でなるため．充分に高い接合強度が得ら
れ製品の信頼性を高め．製造工程に訃いて剥れに基因す
る不良が約１５％低減を見た。
また．第３金属層の金，ゲルマニウム等がシリコン基板
に拡散されるのを第２金属層よりも高度に抑止し．鑞層
の熱疲労耐性を向上して製品の信頼性を高める。（２）
金・シリコン共晶をシリコン基板に設けるのでなく金・
ゲルマニウム共晶を設けるため．後述の如く分割作業が
容易となる。
さらに基板の分割にあたｌ）．共晶層側から切断するな
どの欠点がなく．通常の手段の基板上面からダイシング
ラインに沿う切断でよい。ここで，金・シリコン共晶と
金．ゲルマニウム共晶とを比較するに．金・シリコン共
晶点はシリコン２．８５ｗｔ％．金・ゲルマニウム共晶
点はゲルマニウム１２ｗｔ％にて、各々の密度は金１９
．３，．シリコン２．４２，ゲルマニウム５．４６であ
るため．金・シリコン共晶中シリコンの占める体積％＝
１９（１１） 金・ゲルマニウム共晶中 ゲルマニウムの占める体積％−３３％ 上記より−金・シリコン共晶と金・ゲルマニウム共晶と
を比較すると．金・ゲルマニウム共晶はゲルマニウムの
占める体積％が相当大で．よつて金の占める比率が低く
クラツキングが容易である。
（３）金とゲルマニウムとぱ通常蒸着の行なわれる１０
−１トール（ＴＯｒｒ）辺わの温度Ｖｃ｝いて蒸気圧が
ほとんど一致しておｌ）．金・ゲルマニウム合金層を真
空蒸着法により形成する場合６金・シリコンま″たは金
・アンチモンに比し分別蒸発の心配もな〈容易に達成し
うる。
なお金およびゲルマニウムの蒸気圧は金．ゲルマニウム
ともほ５．５×１０−１Ｔ０ｒｒ．（２００００Ｋ）（
ＲＣＡ．ＲＥＷ，Ｊｕｎｅ，ｌ９６９，ｐ２９２〜２９
３），シリコンは３．０×１『２Ｔ０ｒｒ．である。
（４）マウントにあたｂスクラブの必要がないので．ペ
レツトに損傷を与えず工程の品質が向上でき．さらに加
工速度を上げることができる。
（５）高価な金は金・ゲルマニウム合金として最少必要
限しか用いないため．大幅にコストダウンできる。
また．マウントにあたつて金箔を用いないので次の利点
がある。
（６）金箔を用いることなく最妖必要限の金・ゲルマニ
ウム合金をろう材としてマウントを施すため．マウント
に訃ける位置ぎめ精度が良好で後工程におけるワイヤー
ボンデイングの不良の発生がない。
（７）金箔を用いないため．．金箔をリードフレーム等
の素子配設台床に載置するための装置が不要．かつ工程
が短縮しうる。
【図面の簡単な説明】
第１図は半導体装置の一部の斜視図６第２図はこの発明
の一実施例のシリコン基板の一部の断面図．第３図は第
２図に示すシリコンチツプを素子配設台床に配設してな
る半導体装置の一部を示す断面図，第４図はこの発明の
効果を説明するための線図である。 な｝．図中同一符号は同一または相当部分を夫々示す。
１，１１ａ，１１ｂ・・・・・・シリコンチツプ．２・
・・・・・素子配設台床． １１・・・・・・シリコン
素子，１２・・・・・・第１金属層． １３・・・・・
・第２金属層． １４・・・・・・第３金属層（ろう層
）。

Claims (1)

  1. 【特許請求の範囲】 １ 半導体素子が、その配設側主面に被着された銅、バ
    ナジウム、アルミニウム、チタニウム、クロム、モリブ
    デン、ニッケル・クロム合金の中から選ばれた１の金属
    層または合金層の第１金属層と、前記第１金属層に積層
    被着されたニッケル層またはニッケルを主成分とする合
    金属の第２金属層と、前記第２金属層にさらに積層被着
    され素子配設台床に接着のためのろう層になる金・ゲル
    マニウムを主成分とする合金属の第３金属層とを備えて
    素子配設台床に配設された半導体装置。 ２ 半導体素子の第３金属層が金・ゲルマニウム・アン
    チモン合金であることを特徴とする特許請求の範囲第１
    項記載の半導体装置。
JP53091415A 1978-07-28 1978-07-28 半導体装置 Expired JPS592174B2 (ja)

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JPS52147064A (en) * 1976-06-01 1977-12-07 Mitsubishi Electric Corp Semiconductor device
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