JPH05308085A - 化合物半導体装置の製造方法 - Google Patents
化合物半導体装置の製造方法Info
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- JPH05308085A JPH05308085A JP8015992A JP8015992A JPH05308085A JP H05308085 A JPH05308085 A JP H05308085A JP 8015992 A JP8015992 A JP 8015992A JP 8015992 A JP8015992 A JP 8015992A JP H05308085 A JPH05308085 A JP H05308085A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
Landscapes
- Die Bonding (AREA)
Abstract
(57)【要約】
【目的】化合物半導体素子をマウントする時に使用する
ＡｕＳｎソルダーの酸化を防ぐ。 【構成】あらかじめ化合物半導体素子の裏面にＡｕＳｎ
を蒸着しておき、ソルダーを使用しないで素子をマウン
トする。これによりＡｕＳｎソルダーを使用する時に生
ずる酸化が防止出来る。
ＡｕＳｎソルダーの酸化を防ぐ。 【構成】あらかじめ化合物半導体素子の裏面にＡｕＳｎ
を蒸着しておき、ソルダーを使用しないで素子をマウン
トする。これによりＡｕＳｎソルダーを使用する時に生
ずる酸化が防止出来る。
Description
【０００１】
【産業上の利用分野】本発明は、化合物半導体装置に関
する。
する。
【０００２】
【従来の技術】従来の化合物半導体装置は、図２に示す
ように、セラミックケース１上にメタライズで形成され
たマウントアイランド２上に金錫（以下ＡｕＳｎ）３
を、セラミックケース１を３００〜３３０℃程度の高温
に加熱した状態でマウントし、さらに裏面に金５がスパ
ッタされた化合物半導体素子４を載置し、セラミックケ
ース１と化合物半導体素子４を溶融されたＡｕＳｎにて
接着し常温に戻し固定する工程を経て製造されていた。
ように、セラミックケース１上にメタライズで形成され
たマウントアイランド２上に金錫（以下ＡｕＳｎ）３
を、セラミックケース１を３００〜３３０℃程度の高温
に加熱した状態でマウントし、さらに裏面に金５がスパ
ッタされた化合物半導体素子４を載置し、セラミックケ
ース１と化合物半導体素子４を溶融されたＡｕＳｎにて
接着し常温に戻し固定する工程を経て製造されていた。
【０００３】
【発明が解決しようとする課題】この従来の化合物半導
体装置では、マウントソルダーとしてＡｕＳｎ３を使用
しているので、高温に加熱されたセラミックケース１上
にＡｕＳｎ３を載置した時にすぐに溶融するのである
が、化合物半導体素子４を載置する前に酸化し、セラミ
ックケース１上のマウントアイランド２と化合物半導体
素子４との間の接着強度を得るのに多量のＡｕＳｎを使
用しなければならないという問題点と、多量にＡｕＳｎ
を使用するので余分なＡｕＳｎが化合物半導体素子４の
まわりに盛り上がり、ボンディングワイヤ６と接触する
おそれがあるという不具合点があった。
体装置では、マウントソルダーとしてＡｕＳｎ３を使用
しているので、高温に加熱されたセラミックケース１上
にＡｕＳｎ３を載置した時にすぐに溶融するのである
が、化合物半導体素子４を載置する前に酸化し、セラミ
ックケース１上のマウントアイランド２と化合物半導体
素子４との間の接着強度を得るのに多量のＡｕＳｎを使
用しなければならないという問題点と、多量にＡｕＳｎ
を使用するので余分なＡｕＳｎが化合物半導体素子４の
まわりに盛り上がり、ボンディングワイヤ６と接触する
おそれがあるという不具合点があった。
【０００４】
【課題を解決するための手段】本発明の化合物半導体装
置に搭載されている化合物半導体素子の裏面にはあらか
じめＡｕＳｎが蒸着されている。
置に搭載されている化合物半導体素子の裏面にはあらか
じめＡｕＳｎが蒸着されている。
【０００５】
【実施例】次に本発明について図面を参照して説明す
る。図１（Ａ）は本発明の化合物半導体装置の断面概略
図である。さらに図１（Ｂ）は化合物半導体素子の断面
概略図である。この化合物半導体素子の製造にあたって
は、拡散，メタライズなど主要工程が終ったウェーハの
裏面を研磨して所望の厚さにし、この裏面に金の層５を
スパッタリングにより形成したのち、ＡｕＳｎ３を蒸着
法により３〜４μｍ付ける。さらにダイシングソーによ
りウェーハをカッティングし個別の化合物半導体素子４
（図１（Ｂ））を得る。得られた化合物半導体素子４を
加熱されたセラミックケース１のマウントアイランド２
に載置すればＡｕＳｎが溶融すると同時に接着される。
さらにボンディングワイヤー６にてワイヤボンディング
を行ない図１（Ａ）に示す化合物半導体装置が得られ
る。
る。図１（Ａ）は本発明の化合物半導体装置の断面概略
図である。さらに図１（Ｂ）は化合物半導体素子の断面
概略図である。この化合物半導体素子の製造にあたって
は、拡散，メタライズなど主要工程が終ったウェーハの
裏面を研磨して所望の厚さにし、この裏面に金の層５を
スパッタリングにより形成したのち、ＡｕＳｎ３を蒸着
法により３〜４μｍ付ける。さらにダイシングソーによ
りウェーハをカッティングし個別の化合物半導体素子４
（図１（Ｂ））を得る。得られた化合物半導体素子４を
加熱されたセラミックケース１のマウントアイランド２
に載置すればＡｕＳｎが溶融すると同時に接着される。
さらにボンディングワイヤー６にてワイヤボンディング
を行ない図１（Ａ）に示す化合物半導体装置が得られ
る。
【０００６】図１（Ｃ）は第２の実施例であり、化合物
半導体素子４とＡｕとの間にＴｉとＰｔをスパッタリン
グしてＴｉ／Ｐｔ／Ａｕ層７を形成して化合物半導体素
子とＡｕとの接着強度をあげたものである。この他は先
の実施例と同じである。
半導体素子４とＡｕとの間にＴｉとＰｔをスパッタリン
グしてＴｉ／Ｐｔ／Ａｕ層７を形成して化合物半導体素
子とＡｕとの接着強度をあげたものである。この他は先
の実施例と同じである。
【０００７】
【発明の効果】以上説明したように本発明は、化合物半
導体素子裏面にあらかじめソルダとなるＡｕＳｎを蒸着
してあるので、化合物半導体素子を、加熱されたセラミ
ックケースに載置すると同時にＡｕＳｎが溶融し、化合
物半導体素子がセラミックケースに接着されるので、Ａ
ｕＳｎが酸化することがなく、十分な接着強度が得られ
ると同時にＡｕＳｎの量が非常に少なくてすむので余分
なソルダーがなくなり、ボンディングワイヤとの接触の
おそれもなくなるという効果を有する。
導体素子裏面にあらかじめソルダとなるＡｕＳｎを蒸着
してあるので、化合物半導体素子を、加熱されたセラミ
ックケースに載置すると同時にＡｕＳｎが溶融し、化合
物半導体素子がセラミックケースに接着されるので、Ａ
ｕＳｎが酸化することがなく、十分な接着強度が得られ
ると同時にＡｕＳｎの量が非常に少なくてすむので余分
なソルダーがなくなり、ボンディングワイヤとの接触の
おそれもなくなるという効果を有する。
【図１】（Ａ）は本発明のボンディング済化合物半導体
装置の断面概略図、（Ｂ）は本発明の化合物半導体素子
の断面概略図、（Ｃ）は本発明の第２の実施例の化合物
半導体素子の断面概略図。
装置の断面概略図、（Ｂ）は本発明の化合物半導体素子
の断面概略図、（Ｃ）は本発明の第２の実施例の化合物
半導体素子の断面概略図。
【図２】従来の化合物半導体装置の断面概略図。
１ セラミックケース ２ マウントアイランド ３ ＡｕＳｎ ４ 化合物半導体素子 ５ Ａｕ（層） ６ ボンディングワイヤ ７ Ｔｉ／Ｐｔ／Ａｕ層
Claims (1)
- 【請求項１】 化合物半導体素子をセラミックケースの
マウントアイランド上に金錫合金にて接着して半導体装
置を製造する方法において、前記化合物半導体素子の裏
面に金錫合金を形成し、この金錫合金が形成された半導
体素子を、加熱された前記セラミックケースのマウント
アイランド上に載置して接着することを特徴とする化合
物半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8015992A JPH05308085A (ja) | 1992-04-02 | 1992-04-02 | 化合物半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8015992A JPH05308085A (ja) | 1992-04-02 | 1992-04-02 | 化合物半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05308085A true JPH05308085A (ja) | 1993-11-19 |
Family
ID=13710529
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8015992A Withdrawn JPH05308085A (ja) | 1992-04-02 | 1992-04-02 | 化合物半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05308085A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7442582B2 (en) | 1997-07-14 | 2008-10-28 | Infineon Technologies Ag | Method for producing a chip-substrate connection |
-
1992
- 1992-04-02 JP JP8015992A patent/JPH05308085A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7442582B2 (en) | 1997-07-14 | 2008-10-28 | Infineon Technologies Ag | Method for producing a chip-substrate connection |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990608 |