JPS59215750A - 記憶用半導体装置 - Google Patents
記憶用半導体装置Info
- Publication number
- JPS59215750A JPS59215750A JP9117883A JP9117883A JPS59215750A JP S59215750 A JPS59215750 A JP S59215750A JP 9117883 A JP9117883 A JP 9117883A JP 9117883 A JP9117883 A JP 9117883A JP S59215750 A JPS59215750 A JP S59215750A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- framework
- insulating substrate
- memory
- thin insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/02—Containers; Seals
- H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
- H01L23/053—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
- H01L23/057—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body the leads being parallel to the base
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3431—Leadless components
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は、記憶用半導体装置に関し、特に、外部接続用
の電極が共通であり、多数並列接続が可能な記ｔは用半
導体装置に関する。
の電極が共通であり、多数並列接続が可能な記ｔは用半
導体装置に関する。
（ロ）従来技術
従来の記憶用半導体装置は、デュアル・イン・ライン・
パッケージが一般的であり、これを実装する場合には、
一枚のプリント基板に記憶用半導体素子を平面的に配列
し、各記憶用半導体装置のリードに共通のアドレス線及
びデータバス線等を配線し接続していた。しかし、この
様な実装方法では、平面的配置によるため実装密度が向
上されず、また、アドレス線及びデータバス線等の引き
廻しＫよる実装面積の減少を伴う。更に、メモリを増設
可能とするならば、増設のための領域を予めプリント基
板上に形成しておかなければならないし、その領域への
配線も必要である。従って、プリント基板が大型となっ
てしまう欠点を有していた。
パッケージが一般的であり、これを実装する場合には、
一枚のプリント基板に記憶用半導体素子を平面的に配列
し、各記憶用半導体装置のリードに共通のアドレス線及
びデータバス線等を配線し接続していた。しかし、この
様な実装方法では、平面的配置によるため実装密度が向
上されず、また、アドレス線及びデータバス線等の引き
廻しＫよる実装面積の減少を伴う。更に、メモリを増設
可能とするならば、増設のための領域を予めプリント基
板上に形成しておかなければならないし、その領域への
配線も必要である。従って、プリント基板が大型となっ
てしまう欠点を有していた。
（ハ） 発明の目的
本発明は、上述した点に鑑みて為されたものであり、実
装密度の向上、及び、メモリの増設が実現できる記憶用
半導体装置を提供することを目的とする。
装密度の向上、及び、メモリの増設が実現できる記憶用
半導体装置を提供することを目的とする。
に） 発明の構成
本発明は、両辺に凹状の９欠部が複数設けられた薄型絶
縁基板と、該薄型絶縁基板上に固着された記憶用半導体
素子と、薄型絶縁基板上に形成され記憶用半導体素子と
ボンディングされると共に切欠部に延在され突出された
複数の導電路と、耐熱性材料から成り、その外周に切欠
部と一致した複数の凹状の溝が設けられ、該溝内に金属
層及び半田層が形成された枠体とを備え、該枠体が薄型
絶縁基板上に固着された構成である。
縁基板と、該薄型絶縁基板上に固着された記憶用半導体
素子と、薄型絶縁基板上に形成され記憶用半導体素子と
ボンディングされると共に切欠部に延在され突出された
複数の導電路と、耐熱性材料から成り、その外周に切欠
部と一致した複数の凹状の溝が設けられ、該溝内に金属
層及び半田層が形成された枠体とを備え、該枠体が薄型
絶縁基板上に固着された構成である。
（ホ）実施例
第１図は本発明の実施例を示す斜視分解図であり、第２
図は第１図に示された実施例の一部断面図である。
図は第１図に示された実施例の一部断面図である。
第１図に於いて、薄型絶縁基板（１）は、厚さ０３龍以
下、好ましくは０．２ ｔｎｍ程度のガラスエポキシ板
で長方形あるいは正方形に形成され、側辺には複数の凹
状の切欠部（２）が設けられる。また、薄型絶縁基板（
１）上には、銅箔のエツチングによって所望のパターン
の導電路（３）が形成される。この導電路（３）は、側
辺に形成された切欠部（２）に各々延在され、切欠部（
２）内に突出される。更に、薄型絶縁基板（１）上には
、ＲＡＭ（ランダム・アクセス・メモリ）あるいはＲＯ
Ｍ（リード・オンリー・メモリ）等が集精された記憶用
半導体素子（４）が固着され、記憶用半導体素子（４）
の電極は、周辺に延在された導電路（３）とボンディン
グされ接続される。
下、好ましくは０．２ ｔｎｍ程度のガラスエポキシ板
で長方形あるいは正方形に形成され、側辺には複数の凹
状の切欠部（２）が設けられる。また、薄型絶縁基板（
１）上には、銅箔のエツチングによって所望のパターン
の導電路（３）が形成される。この導電路（３）は、側
辺に形成された切欠部（２）に各々延在され、切欠部（
２）内に突出される。更に、薄型絶縁基板（１）上には
、ＲＡＭ（ランダム・アクセス・メモリ）あるいはＲＯ
Ｍ（リード・オンリー・メモリ）等が集精された記憶用
半導体素子（４）が固着され、記憶用半導体素子（４）
の電極は、周辺に延在された導電路（３）とボンディン
グされ接続される。
一方、枠体（５）は、耐熱性及び絶縁性を有する材料、
例えば、エポキシ系の合成樹脂で形成され、外形が薄型
絶縁基板（１１と略等しく、厚さが２ｍｍ程度に成形さ
れた枠状をしている。この枠体（５）の外周には、凹状
の溝（６）が厚み方向に複数、薄型絶縁基板（１）の切
欠部（２）と一致して形成され、各溝（６）内には、蒸
着等によって形成された金、銀、ニッケル等の金属層（
力、及び、金属層（７）に半田付された半田層（８）が
設けられる。
例えば、エポキシ系の合成樹脂で形成され、外形が薄型
絶縁基板（１１と略等しく、厚さが２ｍｍ程度に成形さ
れた枠状をしている。この枠体（５）の外周には、凹状
の溝（６）が厚み方向に複数、薄型絶縁基板（１）の切
欠部（２）と一致して形成され、各溝（６）内には、蒸
着等によって形成された金、銀、ニッケル等の金属層（
力、及び、金属層（７）に半田付された半田層（８）が
設けられる。
この様に形成された枠体（５）は、薄型絶縁基板（１）
上に熱硬化性の接着剤によって加熱接着される。
上に熱硬化性の接着剤によって加熱接着される。
この接着時、薄型絶縁基板（１）の切欠部（２）と枠体
（５）の溝（６）とは一致し、加熱接着する際、第２図
に示される如く、溝（６）内の半田層（８）が熔解し、
切欠部（２）に突出する導電路（３）と半田付される。
（５）の溝（６）とは一致し、加熱接着する際、第２図
に示される如く、溝（６）内の半田層（８）が熔解し、
切欠部（２）に突出する導電路（３）と半田付される。
また、第２図に於いて、薄型絶縁基板（１）に接着され
た枠体（５）内には、コーティング樹脂が流し込まれ、
記憶用半導体素子（４）及びボンディングワイヤ（９）
を保護する封止樹脂層ＱＯ）が設けられる。
た枠体（５）内には、コーティング樹脂が流し込まれ、
記憶用半導体素子（４）及びボンディングワイヤ（９）
を保護する封止樹脂層ＱＯ）が設けられる。
第１図及び第２図の如（形成された記憶用半導体装置に
よれば、薄型絶縁基板（１）は枠体（５）によって補強
され、枠体（５）の外周に形成された半田層（８）が、
記憶用半導体素子（４）の電極を導出する外部接続用の
端子となるのであり、他のプリント基板等に直接半田付
することができる。
よれば、薄型絶縁基板（１）は枠体（５）によって補強
され、枠体（５）の外周に形成された半田層（８）が、
記憶用半導体素子（４）の電極を導出する外部接続用の
端子となるのであり、他のプリント基板等に直接半田付
することができる。
第３図は、第１図及び第２図の如く形成された記憶用半
導体装置を積層して、用いる場合を示す斜視図である。
導体装置を積層して、用いる場合を示す斜視図である。
第３図に於いて、プリント基板←υは、１．０順程度の
ガラスエポキシ板から成り、その表面には、アドレス線
及びデータバス線等の導電路ｕ２及び接続用の電極（１
階が形成される。電極ａ騰は記憶用半導体装置（１４）
の電極である半田層（８）と一致して配置され、導電路
（ＩＱによってＣＰＵ（図示せず）等に接続される。こ
のプリント基板Ｕυ上に、電極（１３１と位置合わせな
した記憶用半導体装置Ｉを積層し加熱処理する。この加
熱処理は、半田ゴテにより半田層（８）の部分のみ加熱
しても良いし、また、全体を加熱しても良い。加熱によ
り熔けた半田は、各記憶用半導体装置α４）の上下の溝
（６）に於いて、一体化し、更に、電極旧に流れる。よ
って、積層された記憶用半導体装置０４）は、溝（６）
内の半田層（８）によって互いに連結接続されると共に
、プリント基板←υの電極（１３１に半田付され固定さ
れる。この様にして、記憶用半導体装置α４）は、容易
に積層することが可能であり、また、増設する場合にも
、半田ゴテによって溝（６）内の半田層（８）を連結す
る如（、半田付することによって行える。
ガラスエポキシ板から成り、その表面には、アドレス線
及びデータバス線等の導電路ｕ２及び接続用の電極（１
階が形成される。電極ａ騰は記憶用半導体装置（１４）
の電極である半田層（８）と一致して配置され、導電路
（ＩＱによってＣＰＵ（図示せず）等に接続される。こ
のプリント基板Ｕυ上に、電極（１３１と位置合わせな
した記憶用半導体装置Ｉを積層し加熱処理する。この加
熱処理は、半田ゴテにより半田層（８）の部分のみ加熱
しても良いし、また、全体を加熱しても良い。加熱によ
り熔けた半田は、各記憶用半導体装置α４）の上下の溝
（６）に於いて、一体化し、更に、電極旧に流れる。よ
って、積層された記憶用半導体装置０４）は、溝（６）
内の半田層（８）によって互いに連結接続されると共に
、プリント基板←υの電極（１３１に半田付され固定さ
れる。この様にして、記憶用半導体装置α４）は、容易
に積層することが可能であり、また、増設する場合にも
、半田ゴテによって溝（６）内の半田層（８）を連結す
る如（、半田付することによって行える。
（へ） 発明の効果
上述の如く本発明によれば、必要な個数の記憶用半導体
装置を積層できるので、アドレス線及びデータバス線の
引き廻しが減少し、実装密度が向上するものであり、情
報処理機器等のプリント基板が小型化する利点を有する
。
装置を積層できるので、アドレス線及びデータバス線の
引き廻しが減少し、実装密度が向上するものであり、情
報処理機器等のプリント基板が小型化する利点を有する
。
第１図は本発明の実施例を示す斜視分解図、第２図は第
１図に示された実施例の一部断面図、第３図は第１図及
び第２図に示された実施例の使用例を示す斜視図である
。 （１）・・・薄型絶縁基板、 （２）・・・切欠部、
（３）・・・導電路、 （４）・・・記憶用半導体素子
、 （５）・・・枠体、（６）・・・溝、 （力・・・
金属層、 （訃・・半田層、 （９）・・・ボンディン
グワイヤ、 αか・・封止樹脂層、 αｌ）・・・プリ
ント基板、 （１２＋・・・導電路、 （１３）−・・
電極、 （１柔・・・記憶用半導体装置。
１図に示された実施例の一部断面図、第３図は第１図及
び第２図に示された実施例の使用例を示す斜視図である
。 （１）・・・薄型絶縁基板、 （２）・・・切欠部、
（３）・・・導電路、 （４）・・・記憶用半導体素子
、 （５）・・・枠体、（６）・・・溝、 （力・・・
金属層、 （訃・・半田層、 （９）・・・ボンディン
グワイヤ、 αか・・封止樹脂層、 αｌ）・・・プリ
ント基板、 （１２＋・・・導電路、 （１３）−・・
電極、 （１柔・・・記憶用半導体装置。
Claims (1)
- １、側辺に凹状の切欠部が複数設けられた薄型絶縁基板
と、該薄型絶縁基板上に固着された記憶用半導体素子と
、前記薄型絶縁基板上に形成され前記記憶用半導体素子
とポンディングされると共に前記切欠部に延在され突出
する複数の導電路と、耐熱性材料から成りその外周に前
記切欠部と一致した複数の凹状の溝が設けられ、該溝内
に金属層及び半田層が形成された枠体とを備え、該枠体
が前記薄型絶縁基板上に固着されて成る記憶用半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9117883A JPS59215750A (ja) | 1983-05-23 | 1983-05-23 | 記憶用半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9117883A JPS59215750A (ja) | 1983-05-23 | 1983-05-23 | 記憶用半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59215750A true JPS59215750A (ja) | 1984-12-05 |
Family
ID=14019201
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9117883A Pending JPS59215750A (ja) | 1983-05-23 | 1983-05-23 | 記憶用半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59215750A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6258030U (ja) * | 1985-09-30 | 1987-04-10 | ||
| JPH0685102A (ja) * | 1992-08-31 | 1994-03-25 | Nec Corp | 半導体集積回路装置 |
-
1983
- 1983-05-23 JP JP9117883A patent/JPS59215750A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6258030U (ja) * | 1985-09-30 | 1987-04-10 | ||
| JPH0685102A (ja) * | 1992-08-31 | 1994-03-25 | Nec Corp | 半導体集積回路装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100277308B1 (ko) | 반도체장치 | |
| EP1097467B1 (en) | Ic stack utilizing secondary leadframes | |
| US6501165B1 (en) | Stackable semiconductor package having conductive layer and insulating layers and method of fabrication | |
| US4965654A (en) | Semiconductor package with ground plane | |
| JPH05304247A (ja) | 樹脂封止型半導体装置 | |
| JP2006303079A (ja) | 積層型半導体装置及びその製造方法 | |
| JPH11233684A (ja) | 半導体装置用基板、半導体装置及びその製造方法並びに電子機器 | |
| US20050156322A1 (en) | Thin semiconductor package including stacked dies | |
| JP3138539B2 (ja) | 半導体装置及びｃｏｂ基板 | |
| JPH0529537A (ja) | 半導体モジユール構造 | |
| JPS59136963A (ja) | 記憶装置の多層実装構造 | |
| JP3656861B2 (ja) | 半導体集積回路装置及び半導体集積回路装置の製造方法 | |
| JPS59215750A (ja) | 記憶用半導体装置 | |
| US6153926A (en) | Semiconductor device | |
| US20090032946A1 (en) | Integrated circuit | |
| JPS616832A (ja) | 実装体 | |
| EP0117211B1 (en) | Method for fabricating a package for an integrated circuit | |
| JPS59138355A (ja) | 記憶装置の多層実装構造 | |
| JPH05343602A (ja) | 高集積半導体装置及びそれを用いた半導体モジュール | |
| JPH08162599A (ja) | 半導体装置の製造方法 | |
| JPH06132441A (ja) | 樹脂封止型半導体装置及びその製造方法 | |
| JPH10150065A (ja) | チップサイズパッケージ | |
| KR19990015823A (ko) | 비지에이패키지 및 그 제조방법 | |
| KR20010055041A (ko) | 지지각을 갖는 기판을 이용한 반도체 패키지 | |
| JP3509532B2 (ja) | 半導体装置用基板、半導体装置及びその製造方法並びに電子機器 |