JPS59215126A - 複数の計数速度を持つ計数回路 - Google Patents
複数の計数速度を持つ計数回路Info
- Publication number
- JPS59215126A JPS59215126A JP58089397A JP8939783A JPS59215126A JP S59215126 A JPS59215126 A JP S59215126A JP 58089397 A JP58089397 A JP 58089397A JP 8939783 A JP8939783 A JP 8939783A JP S59215126 A JPS59215126 A JP S59215126A
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- JP
- Japan
- Prior art keywords
- counter
- output
- counting
- signal
- clock
- Prior art date
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- Granted
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K21/00—Details of pulse counters or frequency dividers
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は同期式ディジタル回路にお込て必要な任意の各
種のゲート信号を作成するための計数回路に関する。
種のゲート信号を作成するための計数回路に関する。
従来、この種の回路にお−て、ゲート幅の異なるゲート
信号を作成するには計数速度の異なった別々の計数回路
を設け、それらの出方信号を適宜組合せる方法によシ実
現していた。しかし、この方法では計数回路が重複する
ため、多少複雑にもなυ、不経済な構成になるという欠
点があった。
信号を作成するには計数速度の異なった別々の計数回路
を設け、それらの出方信号を適宜組合せる方法によシ実
現していた。しかし、この方法では計数回路が重複する
ため、多少複雑にもなυ、不経済な構成になるという欠
点があった。
本発明の目的は互に異なったゲート幅の任意の繰返しゲ
ート信号を得る計数回路において、従来よシ簡易な構成
と々る複数の計数速度を持つ計数回路を提供することに
ある。
ート信号を得る計数回路において、従来よシ簡易な構成
と々る複数の計数速度を持つ計数回路を提供することに
ある。
前記目的を達成するために本発明による計数回路は３個
の計数器を縦続接続して初段以下の出力を順次計数する
ようにし、最終段の出力を中段の計数器に帰還させ、そ
の帰還出力がある間、中段の計数器にクロック入力を計
数させ、中段の計数器の出力信号をデコードすることに
よシ中段の計数器よシ互にゲート幅の異なる繰返しゲー
ト信号を得るように構成しである。
の計数器を縦続接続して初段以下の出力を順次計数する
ようにし、最終段の出力を中段の計数器に帰還させ、そ
の帰還出力がある間、中段の計数器にクロック入力を計
数させ、中段の計数器の出力信号をデコードすることに
よシ中段の計数器よシ互にゲート幅の異なる繰返しゲー
ト信号を得るように構成しである。
前記構成によれば本発明の目的は完全に達成できる。
以下、図面を参照して本発明をさらに詳しく説明する。
第１図は本発明による計数回路の−実施例を示す回路図
、第２図は第１図の回路の動作を説明するだめの波形図
である。第１図において、１けクロック信号入力端子、
２は計数器９のリップルキャリー出力端子、３は計数器
１０の初段出力端子、４は計数器１００次段出力端子、
５は計数器１０のリップルキャリー出力端子、６は計数
器１１の出力端子、７は計数器ｌＯのイネーブル入力端
子、８は計数器１１のイネーブル入力端子、９は自走形
４進計数器、１０は計数を制御された４進計数器、１１
は計数を制御された２進計数器、１２は計数器９のリッ
プルキャリー出力信号と計数器１１の出力信号を合成す
るための論理和ゲートである。
、第２図は第１図の回路の動作を説明するだめの波形図
である。第１図において、１けクロック信号入力端子、
２は計数器９のリップルキャリー出力端子、３は計数器
１０の初段出力端子、４は計数器１００次段出力端子、
５は計数器１０のリップルキャリー出力端子、６は計数
器１１の出力端子、７は計数器ｌＯのイネーブル入力端
子、８は計数器１１のイネーブル入力端子、９は自走形
４進計数器、１０は計数を制御された４進計数器、１１
は計数を制御された２進計数器、１２は計数器９のリッ
プルキャリー出力信号と計数器１１の出力信号を合成す
るための論理和ゲートである。
第２図において、（１）〜（６）は第１図の１〜６の各
端子に表われる、または加える信号の電圧波形をそれぞ
れ示すものである。（１３）は計数器ｌＯの出力信号で
ある（３）と（４）をデコードして作ったゲート信号の
１例である。
端子に表われる、または加える信号の電圧波形をそれぞ
れ示すものである。（１３）は計数器ｌＯの出力信号で
ある（３）と（４）をデコードして作ったゲート信号の
１例である。
第１図の回路において、回路が正常に働くように電源が
加えられ、端子１に第２図の（１）で示すようなりロッ
ク信号が供給されると、まず計数器９が動作を開始し、
クロックを４ケ計数したとき、端子２に第２図の（２）
で示すようなｌクロック幅のリップルキャリー信号を出
力する。このリップルキャリー信号は論理和ゲート１２
を通って計数器１０のイネーブル入力端子７に供給され
る。計数器１０はイネーブル入力端子７に信号が供給さ
れている間だけクロックを計数するよう動作するので、
１クロック幅のリップルキャリー信号がイネーブル入力
端子７に供給されている間に計数器１０はクロックを１
ケだけ計数する。すなわちこの場合、計数器１０は初段
の計数器９の出力するリップルキャリー信号の個数を計
数しているとも見ることができる。したがって計数器１
０は計数器９のリップルキャリー信号を４ケ計数したと
き、端子５に第２図の（５）で示すような１クロック幅
のリップルキャリー信号を出力する。このリップルキャ
リー信号は次段の計数器１１のイネーブル入力端子８に
供給される。計数器１１は計数器１０と同様に、イネー
ブル入力端子８に信号が供給されて込る間だけクロック
を計数するように動作するので、計数器１０のリップル
キャリー信号の個数を計数していると見ることができる
。
加えられ、端子１に第２図の（１）で示すようなりロッ
ク信号が供給されると、まず計数器９が動作を開始し、
クロックを４ケ計数したとき、端子２に第２図の（２）
で示すようなｌクロック幅のリップルキャリー信号を出
力する。このリップルキャリー信号は論理和ゲート１２
を通って計数器１０のイネーブル入力端子７に供給され
る。計数器１０はイネーブル入力端子７に信号が供給さ
れている間だけクロックを計数するよう動作するので、
１クロック幅のリップルキャリー信号がイネーブル入力
端子７に供給されている間に計数器１０はクロックを１
ケだけ計数する。すなわちこの場合、計数器１０は初段
の計数器９の出力するリップルキャリー信号の個数を計
数しているとも見ることができる。したがって計数器１
０は計数器９のリップルキャリー信号を４ケ計数したと
き、端子５に第２図の（５）で示すような１クロック幅
のリップルキャリー信号を出力する。このリップルキャ
リー信号は次段の計数器１１のイネーブル入力端子８に
供給される。計数器１１は計数器１０と同様に、イネー
ブル入力端子８に信号が供給されて込る間だけクロック
を計数するように動作するので、計数器１０のリップル
キャリー信号の個数を計数していると見ることができる
。
ここで本回路では計数器１１の出力信号を論理和ゲー）
１２を通して、計数器１０のイネーブル入力端子７に供
給している。このようにすると計数器１０はイネーブル
入力端子７、に信号が供給されている間、すなわち計数
器１１の出力端子６に信号が出ている間クロックを計数
するので、計数器９のリップルキャリー信号とは無関係
にクロックを計数し続け、やがて端子５に再びリップル
キャリー信号が出力される。端子５に再びリップルキャ
リー信号が出力されると計数器１１は再びクロックを１
ケ計数し、出力信号は第２図の（６）に示すように再び
出なくなる。その結果計数器１０のイネーブル入力信号
が無くなるので計数器１０の計数動作は停止し、初期の
状態に戻る。
１２を通して、計数器１０のイネーブル入力端子７に供
給している。このようにすると計数器１０はイネーブル
入力端子７、に信号が供給されている間、すなわち計数
器１１の出力端子６に信号が出ている間クロックを計数
するので、計数器９のリップルキャリー信号とは無関係
にクロックを計数し続け、やがて端子５に再びリップル
キャリー信号が出力される。端子５に再びリップルキャ
リー信号が出力されると計数器１１は再びクロックを１
ケ計数し、出力信号は第２図の（６）に示すように再び
出なくなる。その結果計数器１０のイネーブル入力信号
が無くなるので計数器１０の計数動作は停止し、初期の
状態に戻る。
以上の動作は第２図の電圧波形で明白な通り、計数器１
０のイネーブル入力端子に計数器１１の出力からの帰還
信号がない場合は、計数器１０の計数速度はクロックの
計数器９の計数器の１の速度であるが、計数器１０のイ
ネーブル入力端子に、計数器１１の出力からの帰還信号
がある場合には計数器１０の計数速度は計数器１０に供
給されているクロックの速度で計数することになる。
０のイネーブル入力端子に計数器１１の出力からの帰還
信号がない場合は、計数器１０の計数速度はクロックの
計数器９の計数器の１の速度であるが、計数器１０のイ
ネーブル入力端子に、計数器１１の出力からの帰還信号
がある場合には計数器１０の計数速度は計数器１０に供
給されているクロックの速度で計数することになる。
以上の説明で明らかなように本発明による計数回路は３
個の計数部を縦続接続して順次計数を行なうようにし、
最終段の計数器出力を中段の計数器に帰還させることに
よシ、中段の計数器に初段が計数するクロックも計数さ
せるように構成することにより複数の計数速度なもった
計数回路として動作させることができる。したがって、
この簡易な構成の計数回路１個でゲート幅の異なった任
意の繰返しゲート信号を得られるという効果がある。
個の計数部を縦続接続して順次計数を行なうようにし、
最終段の計数器出力を中段の計数器に帰還させることに
よシ、中段の計数器に初段が計数するクロックも計数さ
せるように構成することにより複数の計数速度なもった
計数回路として動作させることができる。したがって、
この簡易な構成の計数回路１個でゲート幅の異なった任
意の繰返しゲート信号を得られるという効果がある。
なお、本発明の変形例として計数器の段数、帰還回路の
出力端子を変えたシ、各計数器へ供給するクロック信号
を適当に変えたりする構成が考えられる。
出力端子を変えたシ、各計数器へ供給するクロック信号
を適当に変えたりする構成が考えられる。
第１図は本発明による計数回路の実施例を示す回路図、
第２図は第１図の動作を説明するための各部および使用
例の電圧波形図である。 ｌ・・・クロック信号入力端子 ２・・・計数器９のリップルキャリー出力端子３・・・
計数器１０の初段の出力端子 ４・・・計数器１０の次段の出力端子 ５・・・計数器１０のリップルキャリー出力端子６・・
・計数器１１の出力端子 ７・・・計数器ｌＯのイネーブル信号入力端子８・・・
計数器１１のイネーブル信号入力端子９・・・自走形４
進計数器 １０・・・計数を制御された４進計数器１１・・・計数
を制御された２進計数器１２・・・論理和ゲート 特許出願人 日本電気株式会社
第２図は第１図の動作を説明するための各部および使用
例の電圧波形図である。 ｌ・・・クロック信号入力端子 ２・・・計数器９のリップルキャリー出力端子３・・・
計数器１０の初段の出力端子 ４・・・計数器１０の次段の出力端子 ５・・・計数器１０のリップルキャリー出力端子６・・
・計数器１１の出力端子 ７・・・計数器ｌＯのイネーブル信号入力端子８・・・
計数器１１のイネーブル信号入力端子９・・・自走形４
進計数器 １０・・・計数を制御された４進計数器１１・・・計数
を制御された２進計数器１２・・・論理和ゲート 特許出願人 日本電気株式会社
Claims (1)
- ３個の計数器を縦続接続して初段以下の出方を順次計数
するようにし、最終段の出方を中段の計数器に帰還させ
、その帰還出方がある間、中段の計数器にクロック入力
を計数させ、中段の計数器の出力信号をデコードするこ
とにより中段の計数器より互にゲート幅の異なる繰返し
ゲート信号を得るように構成したことを特徴とする複数
の計数速度を持つ計数回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58089397A JPS59215126A (ja) | 1983-05-20 | 1983-05-20 | 複数の計数速度を持つ計数回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58089397A JPS59215126A (ja) | 1983-05-20 | 1983-05-20 | 複数の計数速度を持つ計数回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59215126A true JPS59215126A (ja) | 1984-12-05 |
| JPH0311691B2 JPH0311691B2 (ja) | 1991-02-18 |
Family
ID=13969510
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58089397A Granted JPS59215126A (ja) | 1983-05-20 | 1983-05-20 | 複数の計数速度を持つ計数回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59215126A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54124895U (ja) * | 1978-02-21 | 1979-08-31 | ||
| JPS54124895A (en) * | 1978-03-23 | 1979-09-28 | Tokuyama Soda Co Ltd | Drying calcium chloride |
-
1983
- 1983-05-20 JP JP58089397A patent/JPS59215126A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54124895U (ja) * | 1978-02-21 | 1979-08-31 | ||
| JPS54124895A (en) * | 1978-03-23 | 1979-09-28 | Tokuyama Soda Co Ltd | Drying calcium chloride |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0311691B2 (ja) | 1991-02-18 |
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