JPS59211274A - ゲ−トタ−ンオフサイリスタ - Google Patents
ゲ−トタ−ンオフサイリスタInfo
- Publication number
- JPS59211274A JPS59211274A JP8680183A JP8680183A JPS59211274A JP S59211274 A JPS59211274 A JP S59211274A JP 8680183 A JP8680183 A JP 8680183A JP 8680183 A JP8680183 A JP 8680183A JP S59211274 A JPS59211274 A JP S59211274A
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- JP
- Japan
- Prior art keywords
- region
- groove
- type
- junction
- gate turn
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 claims description 16
- 230000002093 peripheral effect Effects 0.000 claims description 3
- 238000009792 diffusion process Methods 0.000 claims description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims 1
- 229910052710 silicon Inorganic materials 0.000 claims 1
- 239000010703 silicon Substances 0.000 claims 1
- 239000000758 substrate Substances 0.000 claims 1
- 239000011521 glass Substances 0.000 abstract description 8
- 238000002161 passivation Methods 0.000 abstract description 7
- 230000005684 electric field Effects 0.000 abstract description 3
- 230000015556 catabolic process Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
- H01L29/0661—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body specially adapted for altering the breakdown voltage by removing semiconductor material at, or in the neighbourhood of, a reverse biased junction, e.g. by bevelling, moat etching, depletion etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/744—Gate-turn-off devices
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Physics & Mathematics (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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- Thyristors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はゲートに加えられた正負のパルス電流によっ
てターンオン、ターンオフの制御が可能なゲートターン
オフサイリスクに関するものである。
てターンオン、ターンオフの制御が可能なゲートターン
オフサイリスクに関するものである。
一般に、ゲート信号によってスイッチング作用をする半
導体装置として、ゲートターンオフサイリスタ（以下Ｇ
ＴＯと言う）がある。このＧＴＯは近年新たな電力用半
導体装置として注目されて右シ、現在では２，０ＯＯＡ
の陽極電流をターンオフできるものが開発されている。
導体装置として、ゲートターンオフサイリスタ（以下Ｇ
ＴＯと言う）がある。このＧＴＯは近年新たな電力用半
導体装置として注目されて右シ、現在では２，０ＯＯＡ
の陽極電流をターンオフできるものが開発されている。
このＧＴＯの特徴は上述したように、ゲート信号によっ
てターンオン、ターンオフできることである。
てターンオン、ターンオフできることである。
第１図（ａ）および第１図Φ）は従来のアノードショー
ティド形ゲートターンオフサイリスタを示す概略断面図
およびその平面図である。同図において、（１）は第１
半導体供域であるＰ形エミッタ領域、（２）は第１半導
体領域であるＮ形のｎ＋領領域（３）は第２半導体領域
であるＮ形ペース領域、（４）は第３半導体領域である
Ｐ形ベース領域、（５）は第４半導体領域であるＮ形の
エミッタ領域、（６）はアノード領域に設けられたアノ
ード電極、（７）はカソード領域に設けられたカソード
電極、（８）はゲート電極、（９）は溝部、 （１（ｌ
はこの溝部（９）中に形成されたガラスパッシベーショ
ンである。
ティド形ゲートターンオフサイリスタを示す概略断面図
およびその平面図である。同図において、（１）は第１
半導体供域であるＰ形エミッタ領域、（２）は第１半導
体領域であるＮ形のｎ＋領領域（３）は第２半導体領域
であるＮ形ペース領域、（４）は第３半導体領域である
Ｐ形ベース領域、（５）は第４半導体領域であるＮ形の
エミッタ領域、（６）はアノード領域に設けられたアノ
ード電極、（７）はカソード領域に設けられたカソード
電極、（８）はゲート電極、（９）は溝部、 （１（ｌ
はこの溝部（９）中に形成されたガラスパッシベーショ
ンである。
次に、上記構成によるアノードショーティド形ゲートタ
ーンオフサイリスクの構成についで説明する。まず、第
１半導体領域であるＰ形エミッタ領域（１）およびＮ形
のｎ 領域（２）のアノード領域の上に第２半導体領域
であるＮ形ベース領域（３）、第３半導体領域であるＰ
形ベース領域（４）、前記Ｎ形のｎ＋領領域２）の垂直
投影下に設けられた第４半導体領域であるＮ形のエミッ
タ領域（５）もしくは一部に設けられたカソード領域が
順次４層に構成されている。そして、アノード電極（６
）をアノード領域に、カソード電極（７）をカソード領
域に、Ｐ形ベース領域（４）から電流を制御するゲート
電極（８）をそれぞれ形成する。さらに、この４層構造
の周辺部に溝部（９）を形成したのち、この溝部（９）
にガラスパッシベーション（１０１を施こすものである
。
ーンオフサイリスクの構成についで説明する。まず、第
１半導体領域であるＰ形エミッタ領域（１）およびＮ形
のｎ 領域（２）のアノード領域の上に第２半導体領域
であるＮ形ベース領域（３）、第３半導体領域であるＰ
形ベース領域（４）、前記Ｎ形のｎ＋領領域２）の垂直
投影下に設けられた第４半導体領域であるＮ形のエミッ
タ領域（５）もしくは一部に設けられたカソード領域が
順次４層に構成されている。そして、アノード電極（６
）をアノード領域に、カソード電極（７）をカソード領
域に、Ｐ形ベース領域（４）から電流を制御するゲート
電極（８）をそれぞれ形成する。さらに、この４層構造
の周辺部に溝部（９）を形成したのち、この溝部（９）
にガラスパッシベーション（１０１を施こすものである
。
しかしながら、従来のゲートターンオフサイリスタでは
高耐圧を得るために、溝部（９）のＰＮ接合部を正レベ
ルにすることが必要なため、高耐圧が出せない。すなわ
ち、前記溝部（９）は第２図に示すように、Ｐ形ベース
領域（４）とＮ形ベース領域（３）の接合部で負レベル
を形成しておル、空乏層が溝部（９）近傍で広ろがシに
＜＜、電界強度が強くなる構造となシ、高耐圧を出すこ
とが困難な欠点があった。
高耐圧を得るために、溝部（９）のＰＮ接合部を正レベ
ルにすることが必要なため、高耐圧が出せない。すなわ
ち、前記溝部（９）は第２図に示すように、Ｐ形ベース
領域（４）とＮ形ベース領域（３）の接合部で負レベル
を形成しておル、空乏層が溝部（９）近傍で広ろがシに
＜＜、電界強度が強くなる構造となシ、高耐圧を出すこ
とが困難な欠点があった。
したがって、この発明の目的は溝部のＰＮ接合部が正レ
ベルとなるようにして、高耐圧が出せるようにしたゲー
トターンオフサイリスクを提供するものである。
ベルとなるようにして、高耐圧が出せるようにしたゲー
トターンオフサイリスクを提供するものである。
このような目的を達成するため、この発明はゲート電極
が設けられた中間層の周辺部に、この中間層よシ深く形
成した半導体領域を形成してＰＮ接合を段差拡散とし、
一方、アノード電極主面の周辺部から前記半導体領域に
くい込む溝部を形成し、前記ＰＮ接合が正レベルとなる
ようにするものであ）、以下実施例を用いて説明する。
が設けられた中間層の周辺部に、この中間層よシ深く形
成した半導体領域を形成してＰＮ接合を段差拡散とし、
一方、アノード電極主面の周辺部から前記半導体領域に
くい込む溝部を形成し、前記ＰＮ接合が正レベルとなる
ようにするものであ）、以下実施例を用いて説明する。
第３図はこの発明に係るゲートター／オフサイリスクの
一実施例を示す概略断面図である。同図において、ａｌ
）はその詳細を第４図に示すように、周辺部にＰ形ベー
ス領域（４）を通してＮ形ベース領域（３）へ深く段差
を形成したＰ影領域、ａ２はアノード電極（６）の周辺
部で且つＰ影領域（１υにくい込むように形成した溝部
、Ｉはこの溝部Ｑ２１に形成したガラスパッシベーショ
ンである。
一実施例を示す概略断面図である。同図において、ａｌ
）はその詳細を第４図に示すように、周辺部にＰ形ベー
ス領域（４）を通してＮ形ベース領域（３）へ深く段差
を形成したＰ影領域、ａ２はアノード電極（６）の周辺
部で且つＰ影領域（１υにくい込むように形成した溝部
、Ｉはこの溝部Ｑ２１に形成したガラスパッシベーショ
ンである。
次に上記構成によるゲートター／オフサイリスクでは上
述したように、各領域を順次４層に形成したのち、周辺
部にＰ影領域ｅｌｌ）を形成する。そして、アノード電
極（６）の周辺部で、且つ前記Ｐ影領域ａυにくい込む
ように溝部ａａを形成したのち、この溝部（１３にガラ
スパッシベーションＱ３）を設ける。
述したように、各領域を順次４層に形成したのち、周辺
部にＰ影領域ｅｌｌ）を形成する。そして、アノード電
極（６）の周辺部で、且つ前記Ｐ影領域ａυにくい込む
ように溝部ａａを形成したのち、この溝部（１３にガラ
スパッシベーションＱ３）を設ける。
この場合、この溝部（１２１は第４図に示すように、前
記Ｐ形ベース領域（４）と前記Ｎ形ベース領域（３）の
接合部が正レベルに形成される。このため、空乏層が溝
部ａ２１近傍で歪み易くなシ、電界強度が弱められ、高
耐圧に適した構造となる。−例として２．０００Ｖ程度
の耐圧を出すことが可能になった。
記Ｐ形ベース領域（４）と前記Ｎ形ベース領域（３）の
接合部が正レベルに形成される。このため、空乏層が溝
部ａ２１近傍で歪み易くなシ、電界強度が弱められ、高
耐圧に適した構造となる。−例として２．０００Ｖ程度
の耐圧を出すことが可能になった。
なお、上述の実施例ではダブル溝を設ける場合を示した
が、シングル溝であっても同様に機能することはもちろ
んである。また、上述の実施例ではアノードショーティ
ド形ゲートターンオフサイリスクについて説明したが、
これに限定されず、種々の形のゲートターンオフサイリ
スクに適用できることはもちろんである。
が、シングル溝であっても同様に機能することはもちろ
んである。また、上述の実施例ではアノードショーティ
ド形ゲートターンオフサイリスクについて説明したが、
これに限定されず、種々の形のゲートターンオフサイリ
スクに適用できることはもちろんである。
以上詳細に説明したように、・この発明に係るゲートタ
ーンオンサイリスタによれば溝部のＰＮ接合が正レベル
に形成することができるので、高耐圧に適した構造のも
のが得られるうえ、歩留シ右よび品質が大幅に上昇し、
安価にできるなどの効果がある。
ーンオンサイリスタによれば溝部のＰＮ接合が正レベル
に形成することができるので、高耐圧に適した構造のも
のが得られるうえ、歩留シ右よび品質が大幅に上昇し、
安価にできるなどの効果がある。
【図面の簡単な説明】
第１図（ａ）および第１図（ｂ）は従来のアノードショ
ーティド形ゲートターンオフサイリスクを示す概略断面
図およびその平面図、第２図は第１図の一部詳細な断面
図、第３図はこの発明に係るゲートターンオフサイリス
タの一実施例を示す概略断面図、第４図は第３図の一部
詳細な断面図である。 （１）・・・・Ｐ形エミッタ領域、（２）・・・・ｎ＋
領領域（３）−−・・Ｎ形ベース領域、（４）・・・・
Ｐ形ベース領域、（５）・・・・Ｎ形エミッタ領域、（
６）・・・・アノード電極、（７）・・・・カソード電
極、（８）・・争・ゲート電極、（９）・・・拳溝部、
α０）・・−争ガラスパッシベーション、Ｑυ・拳・・
Ｐ影領域、α２・・・・溝部、α３）・啼・・ガラスパ
ッシベーション。 なお、図中、同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 第１図（０） 第１図（ｂ） 第２図 第３図 第４図
ーティド形ゲートターンオフサイリスクを示す概略断面
図およびその平面図、第２図は第１図の一部詳細な断面
図、第３図はこの発明に係るゲートターンオフサイリス
タの一実施例を示す概略断面図、第４図は第３図の一部
詳細な断面図である。 （１）・・・・Ｐ形エミッタ領域、（２）・・・・ｎ＋
領領域（３）−−・・Ｎ形ベース領域、（４）・・・・
Ｐ形ベース領域、（５）・・・・Ｎ形エミッタ領域、（
６）・・・・アノード電極、（７）・・・・カソード電
極、（８）・・争・ゲート電極、（９）・・・拳溝部、
α０）・・−争ガラスパッシベーション、Ｑυ・拳・・
Ｐ影領域、α２・・・・溝部、α３）・啼・・ガラスパ
ッシベーション。 なお、図中、同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 第１図（０） 第１図（ｂ） 第２図 第３図 第４図
Claims (1)
- 半導体基板内に導電形が異なる４層の半導体層を有する
ゲートターンオフサイリスタにおいて、ゲート電極が設
けられた中間層の周辺部に、中間層よシ深く形成した半
導体領域を形成して、ＰＮ接合を段差拡散とし、一方、
アノード電極主面の周辺部から前記半導体領域にくい込
む溝部を形成し、前記ＰＮ接合が正レベルとなるように
したことを特徴とするゲートターンオフサイリスク。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8680183A JPS59211274A (ja) | 1983-05-16 | 1983-05-16 | ゲ−トタ−ンオフサイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8680183A JPS59211274A (ja) | 1983-05-16 | 1983-05-16 | ゲ−トタ−ンオフサイリスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59211274A true JPS59211274A (ja) | 1984-11-30 |
Family
ID=13896896
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8680183A Pending JPS59211274A (ja) | 1983-05-16 | 1983-05-16 | ゲ−トタ−ンオフサイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59211274A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50118682A (ja) * | 1974-03-01 | 1975-09-17 | ||
| JPS5530313A (en) * | 1978-08-21 | 1980-03-04 | Osaka Denki Kk | Take out device for pack wound wire for welding |
-
1983
- 1983-05-16 JP JP8680183A patent/JPS59211274A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50118682A (ja) * | 1974-03-01 | 1975-09-17 | ||
| JPS5530313A (en) * | 1978-08-21 | 1980-03-04 | Osaka Denki Kk | Take out device for pack wound wire for welding |
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