JPS59210673A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ａ）　　発明の技術分野 本発明は半導体装置、時に従来より大幅に尚速度の絖出
しが可能であるＥＰＲＯＭ装置に関する０（ｂ）　　技
術の背景 情報処理装置などの舵力及びコストパフォーマンスの一
層の同上を志向して、半導体装置の尚連化、低消費電力
化及び高集積化が推進されており、キャリア移動度がシ
リコン（Ｓｉ）より糸に大きいガリウム砒素（ＧａＡｓ
）などの化合物半導体を用いる半導体装置が多数提案さ
れている０ 従来の構造のＳｔもしくはＧａＡａ等の半導体装置にお
いては、キャリアは不純物イオンが存在している空間を
移動する。この移動に際してキャリアは格子振動および
不純物イオンによって散乱を受けるが、桓子振動による
散乱の確率な小さくするために温度を低下させると、不
純物イオンによる散乱の確率が大きくなって、キャリア
の移動度がこれによって制限される〇 この不純物散乱効果を排除するために、不純物が添加さ
れる領域とキャリアが移動する領域とをヘテロ接合界凹
によって臣曲的に分１ｉｌにして、特に低温におけるキ
ャリアの移動度を増大せしめた半導体装置があり、為理
用集禎回路装置（以下ＩＣと略称する）を主たる目的と
して開発されている。

（ｅ）　　従来技術と問題点 前把手’ｉ’＋　！４鋏置の一列を第１図に示す。図に
おいて、ｌは半杷線性Ｇ　ａ　Ａｓ基版、２はノンドー
プのＧａＡｓ１ｙ４．３はｎ４アルミニウム・ガリウム
Ｑ砒ｇ　（ＡＡＧａＡｓ）電子供絽ｊ曽、４はｎＷＧａ
Ａｓキャソフ勺曽てあって、５はノンドープのＧａＡｓ
層２のＡ７！ＧａＡｓ電子供給層３とのへテロ接合界面
近傍に形成されｌこ２仄元市１子ガス層（電子蓄積層）
である。な２６ｎＷＡ７ＧａＡｓ　層３Ｑ）ＧａＡｓ／
１２とのへテロ接合界面近傍には、しばしばノンドープ
０）ＡＪＧａＡｓスペーサ層３ａが設けられる。また６
はｎ型ＧａＡｓキャップ層４とンヨットキ接合を形成す
るケート電極、７及び８はｎ型ＧａＡｓキャップ層４と
オーミック接続するソース電極及びドレイン車惟、９は
低抵抗機続領域である。

前記構造の従来岡において、不純物がドープされたｎ型
Ａ矛ＧａＡｓ嵐子供給層３はＧａＡｓ層２より電子親和
力が小であり、これから遷移した電子によってノンドー
プのＧａＡｓ１２のへテロＷ’Ｅｔ界面近傍に２次元電
子ガス層５力幻杉成される。この２次元電子ガス層５に
よってチャネルが形成され、ゲートを極６に印加される
電圧によって２次元゛電子ガス層５の電子面濃度が、す
なわちソース電極７とドレイン電極８との間の伝尋路の
インピーダンスが制御される。

かかる半導体装置は、以上述べた如き構造を有して、特
に温就７７　（’Ｋ）程厩の低温において尚い電子移動
度により関連度の動作が実現している０しかしながら情
報処理装置等の関連化を推進するためには、メモリ用Ｉ
Ｃについても＠址用■Ｃと同昧昏こ高い電子移動度を実
現することが望ましい０従来行なわれている不禅発性半
導体メモリ装置のうち、Ｅ　Ｐ　’ＲＯＭ　（Ｅｒａｓ
ａｂｌｅ　ＰｒｏｇｒａｍｍａｂｌｅＲｅａｄ　０ｎｌ
ｙ　ＩＱＬｅｍｏｒｙ）としては、フローティングゲー
ト（ｆｌｏａｔｉｎｇ　ｇａｔｅ）ｍ造及びＭ　Ｉ　Ｏ
Ｓ　（ｉＶｌｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｏｘｉｄ
ｅ−８ｉｌｉｃｏｎ）　１ｉｆｔ造がある０ 第２図はＳｉフローティングケートメモリ素子の一例を
示す１；Ｊ１曲ピ１である０図において、１１はｒｔ　
型Ｓ　ｉ　Ｍｋ４１Ｚ、１２は第１の絶に、Ｂ、１３は
フローテ、インクケート′屯楓、１４は第２の絶も１血
、１５は外Ｍｌｉに撮杭トれるケート屯也、１６及び１
７はそれぞれソース及Ｏ・ドレインのｐ”ｍ領域、１８
はソース電極、１９はドレイン電極であるＯなお、絶ａ
Ｂ！Ａ１２及び１４は例えば二酸化ソリコン（ＳｉＯ８
）、ゲート成極１３及び１５は例えば多結晶シリコン（
Ｓｉ）ｉこよって形成される０本従来例のゲートｍｍ１
５に電圧を印加するならば、絶６水模１２及び１４内に
電界が形成されてトンネル磁流を生ずる０このトンネル
霜、流密度の差によってフローティングゲート電極１３
には電荷か次第に蓄積される。前記電圧の印加を終止し
てもフローティングゲート’を極１３に蓄積された電層
Ｓは保存されＣ１電荷重をＱ１第２の絶縁膜１４の訪奄
率をＣ２、厚さをｄｌとするとき、ゲート閾１直亀圧Ｖ
Ｔには ２ ΔＶＴ＝−−Ｑ の変化を生ずる。このゲート閾１直屯圧の走ΔＶＴによ
って、チャネルコンダクタンスに状態”１″と状態”０
”が生成される。なおフローティングゲート電極１３に
蓄積された電荷はゲート４憾１５に前世とは逆極性の電
圧を印加することによって除去　−することができる。

上述の如きフローティングケート慰迫のＥＰＲＯＭは、
半導体材料として例えばＧａＡｓ等の化合物半導体を用
いて形成することも可能である。またｎＷＧａＡｓチャ
ネル層上にＡＪＧａＡｓ　−ＧａＡｓ−ＡＪＧａＡｓ　
積層構造を設けて、２層のＡ７ｉＧａＡｓ層をバリア層
として中間のＧａＡｓ層に電荷を蓄積する構造も知られ
ている。

しかしながら上に述べたｇＰＲＯＭは、何れも読出しｌ
こ際してキャリアが不純物イオンガ存在している空間を
移動する従来の構造であって、選択ドープによる高い電
子移動度を備えたＥＰＲＯＭが要望されている。

（ｄ）　　発明の目的 本発明は、不純物力鳩５加された領域から窒同的に分甜
された領域の尚い移動度をもつキャリアによっ゛ＣＣ出
出砲θＩ１．力）形成されるＥＰＲＯＭを提供すること
を目的とする。

（ｅ）　　発明の、Ｉ＃成 本発明の前記目的は、第１の半導体層と、該第１の半導
ｉへ層とへテロ接合を形成し該第１の半導体層より゛電
子栽（１力が小であって少なくとも部分的にドナー不昶
１．？Ｊを宮む第２の生害体層と、該第２の半導体層と
へテロ接合を形成し該第２の半導体層より嵐子親第１」
力か犬である第３の半導体層とを備んて、１Ｉ１６酢ジ
１の半υ）８体Ｍの目σ記躯２の半導体層とのへテロ成
合界面近傍に第１の２仄元電子ガス）６が、ＩＪ：Ｉ　
ｍｅ第３の壬轡体層の前記第２の半導体層とり）へテロ
嵌付昇囲近傍に第２０〕２次元奄子ガス層が形成され、
かつ前記第３の半導体ｌ曽上に配設されたゲート【ｋＬ
憾と、該ケート嶌惚を弁して対向し゛Ｃ配設され、［）
ｉ］記第１０）２次元′電子ガス層にそれ・とれオーミ
ック接続された２１（２）の電恨とを備えてなる半導体
装置により達成される。

（ｆ）　　発明の実施例 以下不発明を実施ｌ／ｌｌにより図Ｅωを疹照し°Ｃ具
捧的に説明する。

第３図（ａ）乃至（ｅ）は本発明の天地ｌ＋ゎについて
、その主要製造工程における状態を示す−ｒＬＩＩＩ図
−Ｃある。

゛パ“ス１質屋饗日 編３図（ａ）参照 半Ｍ！３縁性ＱＢＡｓａ板２１上に、ノンドープのＧａ
Ａｓ層２２を厚さ例えば０．６〔μｍ〕程度に、選択的
にドナー不純物、例えばノリフン（Ｓｔ）が導入された
ＡＡＧａＡｓＩｎ２３を例えばＡｌの１＋１１　Ｉｊ％
比ｘ　＝　０．３、厚さ約５０（ｎｍ）に、ノンドープ
又は選択的にドナー不純物が導入されたＧａＡｓ層２４
を厚さ例えば０．１乃至０．２〔μｍ〕程度に例えば分
子線結晶成長方法等によって順次エピタキ／ヤル成長す
る◎ ただしＡＪＧａＡｓ層２３は、ＧａＡｓ層２２とのへテ
ロ接合界面より約６（ｎｍ）の領域２３ａはノンドープ
、これに続く厚さ約６（ｎｍ）の領域２３ｂはドナー不
純物を一度２×１０１８〔ｃＩｎ−３〕程耽にドープし
、残る領域２３　ｃはノンドープとする０またＧａＡｓ
層２４は、ＡＡｉＧａＡｓ層２３とのへテロ接合界面近
・所例えば５０（ｎｍ）程表以内の領域２４ａはノンド
ープとし、上表面近密の領域２４ｂにはドナー不純物を
導入してノヨットキー望乏層の延伸を阻止する。

これらの手心１体層より１よる半ｚＴ一体基体には、Ｇ
ａＡｓ層２２（７）ＡｋａＡｓｌｅ２３とヘテＯｔａ合
界面近１労に第１Ｑ）２υζ元重子カス層２５と、Ｇａ
Ａｓ１１２４のＡＪＧａＡｓｌζ・ｓ２３とのへテロ接
合界面近切に第２０）２次元電子カス層２６が形成され
る。

第３図（ｂ）参照 前記半緯体基体のゲート′Ｉａ悌形成領域にマスク２７
を設けて、その周囲のＧａＡｓ層２４及びＡＡＧａＡｓ
層２３を選層内３除去してＧａＡｓ層２２を表出し、更
にそのソース゛電極及びドレイン電＆形成領域にノリフ
ン等のドナー不純物を導入してｎ＋型領領域２８形成す
る。このｎ＋型領領域２８第１Ｑ）２次元雌子ガス層２
５と電気的に導通する０第２図（ｃ）参照 ｎ　型領域２８にオーミック接触するソース成極２９及
びドレイン電極３０を例えば金・ゲルマニウム／金（Ａ
ｕＧｅ／Ａｕ）によって、又ＧａＡｓ層２４上にショッ
トキーゲート電極３１を例えはアルミニウム（ＡＡ）に
よって形成する。

以上の如く形成される本実施例において、第２０）２次
元電子ガス層２６はフローティング状態とされている。

次に第４図（ａ）乃至（ｃ）は本実施例のエネルキーバ
ンド図であり、第４図（ａ）は書込すれてぃない状態、
（ｂｌは書込み処理中の状態、（ｃ）は書込才れた状態
を示し、第３図（ｃ）と同一符号によって対応部分を示
す０ 第噂図（ａ）の状態にある本実施ｇ／１１のソース電極
２９さゲート電極３１との間にゲート電極３１が正′亀
位となる極性で例えば０．６　［Ｖｌ工程＝の電圧ＶＧ
を印はＡＪＧａＡｓＩ（転）２３をトンネル効果によっ
て越えて、第２０）２次元電子ガス層２６に合匠する◇
これが不装置に対する１、込み処理であり、前記電比印
加か終了した佼の書込味れた状態は第４図（ｃ）の状Ｊ
ルとなる。

第２の２次元（αナガス層２６の゛喝子向密度の前記書
込つによる増力ｎ（Δｑ（ただしΔｑ＜０＞とするとき
、不装置の゛亀界効朱トランジスタとしてのゲート団厭
′咀圧ＶＴは ２ Δ■Ｔ＝−−ｅΔｑ たけ増加する。ただしｄ、及びε、はそれぞれＧａＡｓ
１Δ２４の厚ざ及び湾ぼ率である。

この様ｌｃ第２の２次元′電子カス層２６の面密度が増
加した状態は平衡状態ではないが、この第２（７）２次
元゛眠子ガス層２６は、ＡＪＧａＡａ層２３とのへテロ
接＠界面のポテンンヤルバリア（例えばＡ　ｌ　Ｏ）ｍ
ＬＥＪｋ、比ｘ＝０．３のとき約０．３（ｅＶ））、及
びＧａＡａｌ曽２４にクート？４極３１ζこよって形成
される／ヨツトキーバリア（例えばゲート電極３１がＡ
！であるとき約０．９［ｅＶ））に挾まれているために
この状態が保存される。

この第４図（ｅ）の電荷が蓄材された状綜合第４図（ａ
）の平衡状態に戻す消去処理は、書込みとはだ極性の電
圧を１４Ｊ加することによって可能である。また紫外線
照射等の方法も適用することができる◇この結果、第４
図（ａ）及び（ｃ）の状態をそれぞれ論理゛０”及び“
１＃に対応させることによって、本装置はＥＰＲＯＭと
して機能する。

以上説明した本実施例について、例えば薔込み電圧は１
［Ｖｌ以下例えば０．６　［Ｖｌ程度で十分である。

また続出しアクセス時間は０１０２（ｎｓ）程度以下で
あって、従来のＥＰＲＯＭに比戟して大幅な高速化が達
成されている。

億）発明の詳細 な説明した如く本発明によれは、抗出し電流が不純物＃
乱効朱を受けない一移動度の′−子をキャリアとする高
速度のＥ　ｌ）　ＲＯＭが提供されて、不揮発性メモリ
装置の大輪な尚速度化が達成さイ゛シるＱ

【図面の簡単な説明】

第１−は従来の半導体装置の一例を示す断面図、第２図
は従来のＥＰｌ七〇Ｍの例を示す断面図、第３図（ａ）
乃至（ｃ）は本発明の実施例の製造工程中の状態を示す
断面図、第４図（ａ）乃至（ｃ）は仝実施例のエネルギ
バンド図である。 図において、２１はＧ　１１　Ａ　８４板、２２はノン
ドープのＧａ　Ａｓ層、２３は選択的にドープされたＡ
ＺＧａＡｓ層、２４　ｉ′１ＧａＡｓ層、２５は第１の
２次元電子ガス層、２６は詔２Ｑ）２次元電子ガス層、
２８はｎ　型領域、２９はソース可ｎＭ、３０はドレイ
ン電極、３１はゲート電極を示す。 番　１　閉 番　２　酊 卿３　図 寮４　記

Claims (1)

【特許請求の範囲】
1. 第１の半導体層と、該第１０半尋坏層とへテロ接合を形
   成し該第１の半導体１−よりｔ子観詐り万力３小であっ
   て少なくとも部分的にドナー不純物を含む第２の半導体
   層と、該第２の半導体ｊ−とへテロ接合を形成し該第２
   の半導体層より電子親和力が大である第３の半導体層と
   を備えて、前記第１（７）半導体層の前記第２の半導体
   層とのへテロ接付界面近傍に第１の２次元電子ガス層が
   、前記第３　（７）半導体層の前記第２の半導体層との
   へテロ接合界面近傍に第２の２次元電子ガス層が形成さ
   れ、力）つｔｊｔｌ記第３の半導体１曽上に配設された
   ゲート電極と、前記ゲート屯憔を介して対向して配役さ
   ＦＬ　白■記第１の２次元電子ガス層にそれぞれオーミ
   ・ツク接続された２個の′電極とを俯えてなることを特
   徴とする半導体装置Ｑ