JPS59208648A - テスト機能を有するマイクロプロセツサ - Google Patents
テスト機能を有するマイクロプロセツサInfo
- Publication number
- JPS59208648A JPS59208648A JP8443483A JP8443483A JPS59208648A JP S59208648 A JPS59208648 A JP S59208648A JP 8443483 A JP8443483 A JP 8443483A JP 8443483 A JP8443483 A JP 8443483A JP S59208648 A JPS59208648 A JP S59208648A
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- Japan
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- microinstruction
- control
- general
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-
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2236—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test CPU or processors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、テスト機能を内蔵するマイクロプロセッサに
関するものである。
関するものである。
従来例の構成とその問題点
近年、マイクロプロセッサは、′−１′Ｓ導体技術の進
展により、１チツプ上に致方以上の素子を集積すること
により実現されているが、集積度の向上はマイクロプロ
セッサのテストの困難さを増々増大させておシ、コスト
の低減をはかるために、マイクロプロセッサ自体にテス
ト機能を付加し、テストの容易性を高めるという方法が
、提案されている０ 以下図面を参照しながら、上述したような従来ノテスト
機能を有するマイクロプロセッサについて説明を行なう
。
展により、１チツプ上に致方以上の素子を集積すること
により実現されているが、集積度の向上はマイクロプロ
セッサのテストの困難さを増々増大させておシ、コスト
の低減をはかるために、マイクロプロセッサ自体にテス
ト機能を付加し、テストの容易性を高めるという方法が
、提案されている０ 以下図面を参照しながら、上述したような従来ノテスト
機能を有するマイクロプロセッサについて説明を行なう
。
第１図、第２図は、従来のテスト機能を有するマイクロ
プロセッサの制御部の構成を示すものである。
プロセッサの制御部の構成を示すものである。
第１図、第２図において、１ば、制御記憶、２は、マイ
クロ命令レジスタ、３は、マイクロ命令デコーダ、４ば
、セレクタである。
クロ命令レジスタ、３は、マイクロ命令デコーダ、４ば
、セレクタである。
人は、テスト動作を指示するテスト制御信号、Ｂば、外
部より入口される並列データ、Ｃは、外部より入に１さ
れる直列データ信号である。
部より入口される並列データ、Ｃは、外部より入に１さ
れる直列データ信号である。
以上のように構成されたマイクロプロセッサの制御部の
構成において、以下その動作について説明する。
□ 捷ず、第１図に示すものは、制御記憶１の出力を、テス
ト制御信号人により、外部に設けた装置よシ送出される
並列データＢ出力をセレクタ４によりマイクロ命令レジ
スタ２に出力し、これをデコードし実行させることによ
りプロセツサをテストするという構成であるが、この方
法は、外部より入力される並列データを受信するだめの
ノ・−ドウエアとして、ＬＳＩマイクロプロセッサの端
子を割当てる必要があり、マイクロプロセッサの端子の
有効利用およびコストが高くなるという欠点がある。ま
た、第２図は第１図の欠点を）Ｗ消するため、外部装置
からの入力を直列データとすることにより、データ受信
のためのノ・−ドウエア、およびテスト端子コストの低
減をはかる方法であるが、この方法は、マイクロ命令レ
ジスタヲ、テスト制御信号が印加されている時、部列入
力データに対して、これを受信するため／フトレジスタ
として構成しなければならない欠点がある。さらに上記
２つの方法は、テストの初期段階においてｄ：、有効で
あるが、テストの終局における、動作環境テスト（温度
、電圧など）における原因究明においては、外部データ
送出装置などの支援装置の開発コストの投資に見合う効
果が期待できないという欠点を有していた。
構成において、以下その動作について説明する。
□ 捷ず、第１図に示すものは、制御記憶１の出力を、テス
ト制御信号人により、外部に設けた装置よシ送出される
並列データＢ出力をセレクタ４によりマイクロ命令レジ
スタ２に出力し、これをデコードし実行させることによ
りプロセツサをテストするという構成であるが、この方
法は、外部より入力される並列データを受信するだめの
ノ・−ドウエアとして、ＬＳＩマイクロプロセッサの端
子を割当てる必要があり、マイクロプロセッサの端子の
有効利用およびコストが高くなるという欠点がある。ま
た、第２図は第１図の欠点を）Ｗ消するため、外部装置
からの入力を直列データとすることにより、データ受信
のためのノ・−ドウエア、およびテスト端子コストの低
減をはかる方法であるが、この方法は、マイクロ命令レ
ジスタヲ、テスト制御信号が印加されている時、部列入
力データに対して、これを受信するため／フトレジスタ
として構成しなければならない欠点がある。さらに上記
２つの方法は、テストの初期段階においてｄ：、有効で
あるが、テストの終局における、動作環境テスト（温度
、電圧など）における原因究明においては、外部データ
送出装置などの支援装置の開発コストの投資に見合う効
果が期待できないという欠点を有していた。
発明の目的
本発明は上記欠点に鑑み、テスト機能実現のだめの付加
ハードウェアを最小限におさえるため、マイクロプロセ
ッサ本来の動作に必要な基本的なハードウェア資産を最
大限活用し、かつ実際の動作環境下でのテストが実施で
きるテスト機能を有するマイクロプロセッサを提供する
ものである。
ハードウェアを最小限におさえるため、マイクロプロセ
ッサ本来の動作に必要な基本的なハードウェア資産を最
大限活用し、かつ実際の動作環境下でのテストが実施で
きるテスト機能を有するマイクロプロセッサを提供する
ものである。
発明の構成
本発明のマイクロプロセッサは、マイクロプログラムを
格納する制御記憶と、前記制御記憶の出力を保持するマ
イクロ命令レジスタと、前記制御部・瞳をアドレスする
制御記憶アドレスレジスタと、復数の語数で構成される
汎用レジスタと、前記・制御記憶アドレスレジスタが制
御記憶の特定の領域をアドレスする時、前記制御記憶の
出力を前記汎用レジスタの出力に切換えて前記マイクロ
命令レジスタに送出する第１のセレクタおよび前記マイ
クロ命令レジスタから出力される前記汎用レジスタのレ
ジスタ指示出力を前記制御記憶アドレスレジスタの出力
に切換えて前記汎用レジスタに送出する第２のセレクタ
とを備え、テスト動作制御信号により前記制御アドレス
レジスタに固定番地がセットされ、この固定番地に対応
するマイクロプログラムは汎用レジスタ転送命令と分岐
命令よシなり、前記汎用レジスタ転送命令の実行により
、少なくとも前記汎用レジスタの一部にマイクロプロセ
ッサの外部からマイクロ命令を格納し、かつ前記分岐命
令の実行により前記制御記憶の前記特定の領域に分岐し
、分岐することにより前記第１゜第２のセレクタが作動
し、前記ｌＪｔ用レジスタに格納されたマイクロ命令が
前記マイクロ命令レジスタに読出され実行されるように
構成したものである。
格納する制御記憶と、前記制御記憶の出力を保持するマ
イクロ命令レジスタと、前記制御部・瞳をアドレスする
制御記憶アドレスレジスタと、復数の語数で構成される
汎用レジスタと、前記・制御記憶アドレスレジスタが制
御記憶の特定の領域をアドレスする時、前記制御記憶の
出力を前記汎用レジスタの出力に切換えて前記マイクロ
命令レジスタに送出する第１のセレクタおよび前記マイ
クロ命令レジスタから出力される前記汎用レジスタのレ
ジスタ指示出力を前記制御記憶アドレスレジスタの出力
に切換えて前記汎用レジスタに送出する第２のセレクタ
とを備え、テスト動作制御信号により前記制御アドレス
レジスタに固定番地がセットされ、この固定番地に対応
するマイクロプログラムは汎用レジスタ転送命令と分岐
命令よシなり、前記汎用レジスタ転送命令の実行により
、少なくとも前記汎用レジスタの一部にマイクロプロセ
ッサの外部からマイクロ命令を格納し、かつ前記分岐命
令の実行により前記制御記憶の前記特定の領域に分岐し
、分岐することにより前記第１゜第２のセレクタが作動
し、前記ｌＪｔ用レジスタに格納されたマイクロ命令が
前記マイクロ命令レジスタに読出され実行されるように
構成したものである。
実施例の説明
以下本発明の実施例について、図面を参照しながら説明
する。
する。
第３図は、本発明の一実施例におけるテスト機能を有す
るマイクロプロセッサの制御部の構成を示すものである
。
るマイクロプロセッサの制御部の構成を示すものである
。
第３図において、５はマイクロプログラムを格納する制
御記憶、６は、マイクロ命令を格納するマイクロ命令レ
ジスタ、７ば、マイクロ命令のデコーダ、８は、〃・を
用レジスタ、９は、制御記憶アドレスレジスタ、１０ば
、デコーダ７の出力と制御記°１λｊアドレスレジスタ
９の出力を切換えるセレクタ、１１は、制御記′瞳５の
出力と、汎用レジスタ８の出力を切換えるセレクタ、１
２は、デコーダ７からの後述するバス転送要求信号Ｇを
受け、後述する入出力！ｌｕ制御回路を制御するバス転
送制御回路、１３ば、外部に設けた装置（通常は主記憶
装置）より送出されるデータを、後述する内部バスＪに
送出する人出力制御回路、１４は、マイクロプログラム
がンーケンンヤルに実行される時、次アドレスを発生す
るインクリメンタ、１５は、テスト時、σＬ川用ジスタ
の一部才だは全部を、後述の内部バスＪと切り離しする
バス・バッファである。
御記憶、６は、マイクロ命令を格納するマイクロ命令レ
ジスタ、７ば、マイクロ命令のデコーダ、８は、〃・を
用レジスタ、９は、制御記憶アドレスレジスタ、１０ば
、デコーダ７の出力と制御記°１λｊアドレスレジスタ
９の出力を切換えるセレクタ、１１は、制御記′瞳５の
出力と、汎用レジスタ８の出力を切換えるセレクタ、１
２は、デコーダ７からの後述するバス転送要求信号Ｇを
受け、後述する入出力！ｌｕ制御回路を制御するバス転
送制御回路、１３ば、外部に設けた装置（通常は主記憶
装置）より送出されるデータを、後述する内部バスＪに
送出する人出力制御回路、１４は、マイクロプログラム
がンーケンンヤルに実行される時、次アドレスを発生す
るインクリメンタ、１５は、テスト時、σＬ川用ジスタ
の一部才だは全部を、後述の内部バスＪと切り離しする
バス・バッファである。
また人は、テスト開始に際して、印加されるテスト制御
信号、Ｄはｆｌｔ制御記憶アドレスレジスタ９にある特
定の領域を示すアドレスが格納された時、出力されるセ
レクタ切換信号、Ｅは、制御記゛億アドレス信号バス、
Ｆは、汎用レジスタ８から読み出されたデータが送出さ
れるデータバス、Ｇば、転送要求信号、Ｈは人出力制御
信号、Ｊはマイクロプロセツサの内部バス、Ｋは汎用レ
ジスタ８のレジスタ番号を指示するアドレス信号線、Ｌ
に一マイクロプログラムが分岐動作を実行する際の分岐
アドレスが送出される分岐アドレスバス、ＭＮ：、外部
装置に接続される外部ハス、Ｎば、機械語命令の命令解
読器（通常はマツピンクアレイ）に接続され、解読情報
として、制御記憶のアドレス情報が送出されるバス、廿
たＰば、デコーダ７の出力で、プロセッサ各部の制御回
路を制御する制御信号群である。
信号、Ｄはｆｌｔ制御記憶アドレスレジスタ９にある特
定の領域を示すアドレスが格納された時、出力されるセ
レクタ切換信号、Ｅは、制御記゛億アドレス信号バス、
Ｆは、汎用レジスタ８から読み出されたデータが送出さ
れるデータバス、Ｇば、転送要求信号、Ｈは人出力制御
信号、Ｊはマイクロプロセツサの内部バス、Ｋは汎用レ
ジスタ８のレジスタ番号を指示するアドレス信号線、Ｌ
に一マイクロプログラムが分岐動作を実行する際の分岐
アドレスが送出される分岐アドレスバス、ＭＮ：、外部
装置に接続される外部ハス、Ｎば、機械語命令の命令解
読器（通常はマツピンクアレイ）に接続され、解読情報
として、制御記憶のアドレス情報が送出されるバス、廿
たＰば、デコーダ７の出力で、プロセッサ各部の制御回
路を制御する制御信号群である。
以上のように構成されたテスト機能をイアするマイクロ
プロセツサについて、以下その動作について説明する。
プロセツサについて、以下その動作について説明する。
まず、テスト制御信号人が印加されていない時制御記憶
アドレスレジスタ９には、機械語命令）ヅメ銃器よりバ
スＮを介して送出される機械語命令に対応したアドレス
情報が取り込まれ、このアドレスに応じ／こ制御記憶５
の内容がマイクロ命令レジスタ６にセットされる。
アドレスレジスタ９には、機械語命令）ヅメ銃器よりバ
スＮを介して送出される機械語命令に対応したアドレス
情報が取り込まれ、このアドレスに応じ／こ制御記憶５
の内容がマイクロ命令レジスタ６にセットされる。
セ、、１・されたマイクロ命令はデコーダ７で解読され
、制御信号群Ｐが内部制御回路に送出され必要な動作を
実行する〇 この時、汎用レジスタ８は全て、本来の汎用レジスタと
して機能している。マイクロプログラムがンーケンンヤ
ルに実行される場合、インクリメンタ１４の出力が制御
記憶アドレスレジスタ９に格納され、分岐動作を実行す
る場合、分岐アドレスがマイクロ命令レジスタ６からバ
スＬを介して制御記憶アドレスレジスタ９に格納される
。
、制御信号群Ｐが内部制御回路に送出され必要な動作を
実行する〇 この時、汎用レジスタ８は全て、本来の汎用レジスタと
して機能している。マイクロプログラムがンーケンンヤ
ルに実行される場合、インクリメンタ１４の出力が制御
記憶アドレスレジスタ９に格納され、分岐動作を実行す
る場合、分岐アドレスがマイクロ命令レジスタ６からバ
スＬを介して制御記憶アドレスレジスタ９に格納される
。
次にデス１信号対人が印加された時の制御ノーケンスを
図面を参照しながら説明する。第４図は、ｆｍ制御記憶
６．ｌ’Ｌ用レジスタ８の内部構造を示すものであり、
制御記憶５の一部のアドレス領域は汎用レジスタ８に対
応づけられている。図面の■〜■は、後述の制御シーケ
ンス説明番号と対応している。
図面を参照しながら説明する。第４図は、ｆｍ制御記憶
６．ｌ’Ｌ用レジスタ８の内部構造を示すものであり、
制御記憶５の一部のアドレス領域は汎用レジスタ８に対
応づけられている。図面の■〜■は、後述の制御シーケ
ンス説明番号と対応している。
■ テスト制御信号により、制御記憶アドレスレジスタ
９に特定番地がセットされるＯ ■ 上記■の特定番地の分岐マイクロ命令が実行され、
制御が分岐先へ移る０ ■ 汎用レジスタ８へのデータ格納マイクロ命令が解読
され、デコーダ７より、バス転送制御回路１２に転送要
求信号Ｇが出力される。ノ（ス転送制御回路１２は、入
出力制御回路１３に制御信号Ｈを送出し、外部バスＭを
介して、外部装置よりマイクロ命令を読み出し、ρし用
レジスタ８に転送する。
９に特定番地がセットされるＯ ■ 上記■の特定番地の分岐マイクロ命令が実行され、
制御が分岐先へ移る０ ■ 汎用レジスタ８へのデータ格納マイクロ命令が解読
され、デコーダ７より、バス転送制御回路１２に転送要
求信号Ｇが出力される。ノ（ス転送制御回路１２は、入
出力制御回路１３に制御信号Ｈを送出し、外部バスＭを
介して、外部装置よりマイクロ命令を読み出し、ρし用
レジスタ８に転送する。
■ マイクロ命令格納後、分岐命令を実行し、制御を、
汎用レジスタ８に格納し／こマイクロ命令に移す。
汎用レジスタ８に格納し／こマイクロ命令に移す。
■ 切換信号りが出力され、セレクタ１ｏおよび１１が
切換えられ、汎用Ｖジスタ８に格納されたマイクロ命令
が実行される。
切換えられ、汎用Ｖジスタ８に格納されたマイクロ命令
が実行される。
以上のように本実施例によれば、外部に特別なテストの
だめのマイクロ命令送出装置を設けることなく、通常の
主記憶装置に、テストのためのマイクロ命令を用意する
ことにより、マイクロプロセッサの基本的なハードウェ
アにより、これを内部に取シ込み、マイクロプロセッサ
の内部のテストが実施でき、特別なテストのだめのハー
ドウェアを大幅に削減することができる。
だめのマイクロ命令送出装置を設けることなく、通常の
主記憶装置に、テストのためのマイクロ命令を用意する
ことにより、マイクロプロセッサの基本的なハードウェ
アにより、これを内部に取シ込み、マイクロプロセッサ
の内部のテストが実施でき、特別なテストのだめのハー
ドウェアを大幅に削減することができる。
なお実施例において、マイクロプログラムが格納される
対象となる汎用レジスタ８は、汎用レジスタの全部また
は一部としてもよいことは言うまでもない。
対象となる汎用レジスタ８は、汎用レジスタの全部また
は一部としてもよいことは言うまでもない。
１だ制御記憶５と汎用レジスタ８の語長が異なる時、汎
用レジスタ８の読み出し語長が、制御記憶５の語長より
大きくする事が必要であるがこれは、容易に実施可能で
あることも、言うまでもな（ハ。
用レジスタ８の読み出し語長が、制御記憶５の語長より
大きくする事が必要であるがこれは、容易に実施可能で
あることも、言うまでもな（ハ。
発明の効果
以上のように本発明は、マイクロプロセッサのテストに
おいて、マイクロプロセッサ本来の動作の特性に鑑み、
マイクロプロセッサ構成上の基本的なハードウェアを最
大限活用する立場に立ち、汎用レジスタに、外部装置よ
りマイクロ命令を取込み、しかる後にマイクロプログラ
ム制御を、σを用レジスタに格納したマイクロ命令に移
行することによシ、安価で高速のテスト機能を有するマ
イクロプロセッサを実現することができ、その実用的効
果は犬なるものがある。
おいて、マイクロプロセッサ本来の動作の特性に鑑み、
マイクロプロセッサ構成上の基本的なハードウェアを最
大限活用する立場に立ち、汎用レジスタに、外部装置よ
りマイクロ命令を取込み、しかる後にマイクロプログラ
ム制御を、σを用レジスタに格納したマイクロ命令に移
行することによシ、安価で高速のテスト機能を有するマ
イクロプロセッサを実現することができ、その実用的効
果は犬なるものがある。
【図面の簡単な説明】
第１図、第２図は従来のテスト機能を実現するマイクロ
プロセッサの制御部の構成図、第３図は本発明の一実施
例におけるテスト機能を有するマイクロプロセッサの制
御部の構成図、第４図は同実施例における制御記憶の内
部データの構成図である。 ５・・・・・・制御記憶、６・・・・・・マイクロ命令
レジスタ、７・・・・・・デコーダ、８・・・・・・汎
用レジスタ、９・・・・・制御記憶アドレスＶジスタ、
１ｏ・・・・・・第２のセレクタ、１１・・・・・・第
１のセレクタ、１２・・・・・・バス転送制御回路、１
３・・・・・・入出力制御回路、１４・・・・・・イン
フレメンタ、１６・・・・・・バス・バッファ。 代理人の氏名 弁理士 中 尾 ；救 男 ほか１名第
１図 第２図 第３図 第４図
プロセッサの制御部の構成図、第３図は本発明の一実施
例におけるテスト機能を有するマイクロプロセッサの制
御部の構成図、第４図は同実施例における制御記憶の内
部データの構成図である。 ５・・・・・・制御記憶、６・・・・・・マイクロ命令
レジスタ、７・・・・・・デコーダ、８・・・・・・汎
用レジスタ、９・・・・・制御記憶アドレスＶジスタ、
１ｏ・・・・・・第２のセレクタ、１１・・・・・・第
１のセレクタ、１２・・・・・・バス転送制御回路、１
３・・・・・・入出力制御回路、１４・・・・・・イン
フレメンタ、１６・・・・・・バス・バッファ。 代理人の氏名 弁理士 中 尾 ；救 男 ほか１名第
１図 第２図 第３図 第４図
Claims (1)
- マイクロプログラムを格納する制御記憶と、前記制御記
憶の出力を保持するマイクロ命令レジスタと、前記制御
記憶をアドレスする制御記憶アドレスレジスタと、複数
の語数で構成される汎用レジスタと、前記制御記憶アド
レスレジスフが制御゛記憶の特定の領域をアドレスする
時、前記制御記憶の出力を前記汎用レジスタの出力に切
換えて前記マイクロ命令レジスタに送出する第１のセレ
クタおよび前記マイクロ命令レジスタから出力される前
記汎用レジスタのレジスタ指示出力を前記制御記憶アド
レスレジスタの出力に切換えて前記汎用レジスタに送出
する第２のセレクタとを備え、テスト動作制御信号によ
り前記制御アドレスレジスタに固定番地がセットされ、
この固定番地に対応するマイクロプログラムは汎用レジ
スタ転送命令と分岐命令よりなシ、前記汎用レジスタ転
送命令の実行により、少なくとも前記汎用レジスタの一
部にマイクロプロセッサの外部からマイクロ命令を格納
し、かつ前記分岐命令の実行により前記制御記憶の前記
特定の領域に分岐し、分岐することにより前記第１ 、
第２のセレクタが作動し、前記汎用レジスタに格納され
たマイクロ命令がＡｉｌ記マイクロ命令レジスタに読出
され実行することを特徴とするテスト機能を有するマイ
クロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8443483A JPS59208648A (ja) | 1983-05-13 | 1983-05-13 | テスト機能を有するマイクロプロセツサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8443483A JPS59208648A (ja) | 1983-05-13 | 1983-05-13 | テスト機能を有するマイクロプロセツサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59208648A true JPS59208648A (ja) | 1984-11-27 |
Family
ID=13830474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8443483A Pending JPS59208648A (ja) | 1983-05-13 | 1983-05-13 | テスト機能を有するマイクロプロセツサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59208648A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0556826A2 (en) * | 1992-02-19 | 1993-08-25 | Nec Corporation | Microprocessor with self-diagnostic test function |
-
1983
- 1983-05-13 JP JP8443483A patent/JPS59208648A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0556826A2 (en) * | 1992-02-19 | 1993-08-25 | Nec Corporation | Microprocessor with self-diagnostic test function |
| EP0556826A3 (en) * | 1992-02-19 | 1995-09-13 | Nec Corp | Microprocessor with self-diagnostic test function |
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