JPS59206941A - デ−タ処理装置 - Google Patents

デ−タ処理装置

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JPS59206941A
JPS59206941A JP58081171A JP8117183A JPS59206941A JP S59206941 A JPS59206941 A JP S59206941A JP 58081171 A JP58081171 A JP 58081171A JP 8117183 A JP8117183 A JP 8117183A JP S59206941 A JPS59206941 A JP S59206941A
Authority
JP
Japan
Prior art keywords
additional processing
test
processing device
microprogram
instruction
Prior art date
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Pending
Application number
JP58081171A
Other languages
English (en)
Inventor
Hiroshi Motokawa
本河 洋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
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Filing date
Publication date
Application filed by NEC Corp, Nippon Electric Co Ltd filed Critical NEC Corp
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Publication of JPS59206941A publication Critical patent/JPS59206941A/ja
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    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00Error detection; Error correction; Monitoring
    • G06F11/22Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/2205Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
    • G06F11/2236Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test CPU or processors

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  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (産業上の利用分野) 本発明は、浮動小数点演算、または10進演算などを行
なう付加処理装置に関し、特に付加処理装置の正常性を
確認する論理回路の試験法に関する。
(従来技術) 従来か弘中央処理装置、ならびに付加処理装置などの正
常性を確認するための論理回路の試験は、電源投入時、
または手動操作によるシステムベニシアライズ時々と、
特定の時間に自己の所有するマイクロプログラムによっ
て行なわれていた。 特に、ソフトウェアにより浮動小
数点演算、または1o進演算などの命令を実行しない限
り、付加処理装置が動作しないので、遊休時間が長い場
合が多く、電源投入時、またはイニシアライズ操作が行
表われた時点から付加処理命令を実行する時までに回路
に異常が発生した場合には、付加処理命令が続行された
時に始めて回路の異常が発見されると云うように、シス
テム信頼性の観点から問題があった。
すなわち、異常が発生した時点で、システムの制御を司
る中央処理装置が異常を発見できず、付加処理命令を実
行して初めて回路の異常を発見すると云うことは、使い
たい時に付加処理装置を使えないことに等しく為信頼性
上杆ましくないと云う欠点があった。
(発明の目的) 本発明の目的は、中央処理装置に付加処理装置が接続さ
れ、付加処理命令を中央処理装置から読出して解読し、
付加処理装置に対してどれを実行させる時以外には付加
処理装置を常時試験できるように構成することにより上
記欠点を除去し、中央処理装置によシ付加処理装置の異
常状態を容易に検出するととができ、システムの信頼性
を容易に高めることができるようにしたデータ処理装置
を提供することにある。
(発明の構成) 本発明によるデータ処理装置は主記憶装置と、中央処理
装置と、浮動小数点演算または10進演算などを行々う
ための付加処理装置とから構成されていて、付加処理命
令を読出して解読した中央処理装置が付加処理装置に付
加処理命令を実行させるように構成したものの改良であ
る。
本発明において、データ処理装置は状態保持通知手段と
、試験用リイクロプログラムアドレス退避手段とを具備
したものである。
状態保持通知手段は1付加処理装置が付加処理命令を実
行していない遊休時間に、付加処理装置のマイクロプロ
グラムによって付加処理装置の内部の論理回路の正常性
を試験せしめ、中央処理装置に対して付加処理装置の試
験の状態と、その結果とを通知するためのものである。
試験用データならびにマイクロプログラムアドレス退避
手段は、付加処理装置が論理回路の試験用マイクロプロ
グラムの実行中にデータとアドレスとを退避するだめの
ものである。
本発明において、論理回路の試験の実行中に中央処理装
置が付加処理命令の実行を要求した時には、論理回路の
試験用マイクロプログラムの実行を中断し7て付加処理
命令を実行し、付加処理命令の実行が終了した後に、再
び論理回路の試験用マイクロプログラムを復帰して実行
することにより、常に付加処理装置に論理回路の正常性
の試験を行なわせるように構成したものである。
(実施例) 次に、本発明の実施例について図面を参照して詳細に説
明する。
第1図は本発明の一実施例によるデータ処理装置のブロ
ック図であり、1は通信路、2は主記憶装置、3は中央
処理装置、4は付加処理装置である。
次に、付加処理装置4の内部の主要回路のうちA本発明
に関する部分を説明する。
付加処理装W4において、41は付加処理命令の指示を
受けるだめの指示受信回路であり、42はマイクロプロ
グラムを格納するための制御記憶回路であシ、43は例
えばオーバーフローのよう表付加処理命令の実行結果を
保持し、マイクロプログラムによる論理回路の試験の状
態と結果とを保持して1中央処理装置3に通知するため
の保持通知回路である。
44.45は主記憶装置2、ならびに中央処理装置3に
対して通信を行なう時に使用されるバッファレジスタで
あシ、46はマイクロプログラムによす論理回路を試験
するときに使用されるテストデータを格納するための格
納回路である。
47は付加処理命令や論理試験たどを実行するための論
理演算回路と、データを保持するためのレジスタファイ
ルとから成るレジスタファイル付き論理演算回路である
48は付加処理命令を実行するだめの論理回路と、試験
のだめの試験用マイクロプログラムの実行を中断したと
きのデータを退避させるための送排回路とから成り立つ
試験用データ退避回路である。 49は中断した試験用
マイクロプログラムノアドレスを退避するだめの試験用
マイクロプログラムアドレス退避回路である。
試験用データ退避回路48の一部分と、試験用マイクロ
プログラムアドレス試験回路49とを合成したものが、
試験用データ々らびにマイクロプログラムアドレス退避
手段に対応する。
牙2図は、付加処理装置が付加処理命令を実行していな
い遊休時間に論理回路の試験を行ない、付加処理命令の
実行が指示された場合には、試験用のマイクロプログラ
ムを中断し、付加処理命令を実行して、終了後に中断し
た試験マイクロプログラムを再開する処理の一例を表わ
す図である。
中央処理装置3は、中央処理装置3のみによシ実行され
る基本命令Bl、B9を主記憶装置2から読出して解読
し、解読された命令を実行する。
基本命令B3 、B 8を実行した後、付加処理命令C
1、C2を読出して解読する。
中央処理装置3が命令付加処理命令であることを解読す
ると、通信路1を経由して付加処理装置4に付加処理命
令C1、C2の実行を指示し、付加処理装置4は時間C
P1、CF2をかけて実行する。(第2図(b)を参照
)。
中央処理装置3によって行なわれる命令の読出し、解読
、実行、または実行の指示、ならびに付加処理装置4に
よって行なわれる付加処理命令の実行などは、それぞれ
の装置が備えたマイクロプログラムの数ステップによシ
達成される。
浮動小数点演算命令などの付加処理命令が実行される頻
度は、一般的に基本命令に比べて少なく、第2図に示す
実例では、付加処理命令C1が実行されるまでの時間1
ならびに付加処理命令C1の実行が完了して付加処理命
令C2が実行されるまでの時間は、付加処理命令を実行
していない付加処理装置の遊休時間である。
第2図(C)に示すように、この遊休時間に付加処理装
置4では1内部の論理回路を使用して、制御記憶回路に
格納されているマイクロプログラムμT1〜μT +o
を実行する。 この実例では、10ステツプのマイクロ
プログラムにより論理回路の正常性を試験していること
を表わしている。
論理回路の試験においては、第1図の付加処理命令の実
行指示を受けるための指示受信回路41によって付加処
理命令が実行されていないことが確認されたならば、制
御記憶回路42の試験用マイクロプログラムが格納され
ている番地から、マイクロプログラムの実行が指示され
る。
マイクロプログラムはテストデータを格納しているテス
トデータ格納回路46からテストデータをレジスタファ
イル付き論理回路47に供給し\この論理回路47の演
算機能を使用して、データが正常に演算されたか、ある
いは正常に格納されているかなどの検定を行なう。
データは試験用データ退避回路48にも退避させておく
本発明は、各論理試験の詳細に関するものではないので
、以後の動作の説明は省略する。
試験用のマイクロプログラムの実行が開始されると、演
算の状態や結果などを保持して、中、央処理装置3に通
知するための状態保持通知回路43において「試験中」
である旨を表わすフラグが立てられるので、中央処理装
置3はこのフラグを参照することができる。
この状態や結果などを保持して中央処理装置3に通知す
るための状態保持通知回路招には、「試験中」の他に、
「付加処理命令実行中」、「試験結果正常」外どのフラ
グが用意されている。
試験用マイクロプログラムμT1〜μTIOの各ステッ
プを実行する途中で、′3+2図に示すμT8を実行中
に、中央処理装置3によって付加処理命令C1の実行が
指示されていると仮定する。
牙1図における指示受信回路41はこれを検出し、実行
中の試験用マイクロプログラムが演算中のデータを試験
用データ退避回路48に退避させ1中断した試験用マイ
クロプログラムアドレスを試験用アドレス退避回路49
に退避させるとともに、付加処理命令の指示の内容を識
別し、対応するマイクロプログラムが格納されている番
地から、付加処理命令の実行を開始する。
付加処理命令が実行されると、状態保持通知回路43に
おいては「付加処理命令実行中」のフラグをセットし、
「試験中」のフラグをリセットする。
付加処理命令の実行は、マイクロプログラムを数ステッ
プだけ実行することによ秒桁なわれるが、所定のステッ
プが終了すると、マイクロプログラムは完了のステップ
に入る。
マイクロプログラムが完了のステップに入ったととを指
示受信回路41により検出されると、状態保持通知回路
43では「付加処理命令実行中」のフラグをリセットし
、中断した試験用マイクロプログラムを再開するため、
試験用データ退避回路梠に退避されているデータを復帰
し、牙2図(b)に示すマイクロプログラムμT11を
実行するため、試験用マイクロプログラムアドレス退避
回路49の中断アドレスレジスタに格納されている試験
用マイクロプログラムのアドレスへ制御が渡され、再び
試験用マイクロプログラムの処理が再開される。 また
、このときには状態保持通知回路43は再び「試験中」
である旨を表わすフラグをセットする。
本実施例では、試験用マイクロプログラムは10ステツ
プから構成される場合を示しておシ、10ステツプ目の
μT1oでは試験データが、期待されているデータと比
較される。
そこで、論理回路の正常性が確紹されると1状態保持通
知回路43では「試験正常」である旨を表わすフラグを
セットする。
「試験正常」である旨を表わすフラグは、試験用マイク
ロプログラムの最終ステップにより更新されるので、中
央処理装置3は常に付加処理装置4の論理回路の正常性
を知ることができる。
(発明の効果) 本発明には以上説明したように、付加処理装置に試験用
マイクロプログラムの実行に関する状態や結果などを保
持して中央処理装置に通知する状態保持通知回路と、試
験用マイクロプログラムの実行中に中断したデータとマ
イクロプログラムアドレスとを保持するだめの試験用デ
ータにらびにマイクロプログラムアドレス退避回路とを
設け、付加処理装置が付加処理命令を実行していない遊
休時間には、試験用マイクロプログラムを実行させ、論
理回路の正常性の試験を行ない、常に中央処理装置が付
加処理装置の正常性を−vtpuできるように構成する
ことによって、データ処理における信頼性を著しく高め
ることができると云う効果がある。
【図面の簡単な説明】
牙1図は、本発明によるデータ処理装置の一実施例を示
すブロック図である。 牙2図は、第1図に示すデータ処理装置における中央処
理装置と付加処理装置との命令の実行状態を表わす図で
ある。 1・・・通信路     2・・・主記憶装置3・・・
中央処理装置  4・・・付加処理装置41・・・指示
受信回路  42・・・制御記憶回路43・・・状態保
持通知回路 44.45・・・バッファレジスタ 46・・・テストデータ格納回路 47・・・レジスタファイル付き論理演算回路48・・
・試験用データ退避回路 49・・・試験用マイクロプログラムアドレス退避回路 B1〜B9、C1、C2・・・命令 CPI 、CF2−・・タイミング μT1〜μ’r、o 、μT・・・マイクロプログラム
ステップ 特許出願人 日本電気株式会社 代理人弁理士  井 ノ ロ   壽

Claims (1)

    【特許請求の範囲】
  1. 主記憶装置と、中央処理装置と1浮動小数点演算または
    10進演算力どを省力うための付加処理装置とから構成
    されていて、付加処理命令を読出して解読した前記中央
    処理装置が前記付加処理装置に前記付加処理命令を実行
    させるように構成したデータ処理装置において、前記付
    加処理装置が前記付加処理命令を実行していない遊休時
    間に1前記付加処理装置のマイクロプログラムによって
    前記付加処理装置の内部の論理回路の正常性を試験せし
    め、前記中央処理装置に対して前記付加処理装置の前記
    試験の状態と結果とを通知するための状態保持通知手段
    と、前記付加処理装置が前記論理回路の試験用マイクロ
    プログラムの実行中にデータとアドレスとを退避するた
    めの試験用データならびにマイクロプログラムアドレス
    退避手段とを具備し、前記論理回路の試験用マイクロプ
    ログラムの実行中に前記中央処理装置が前記付加処理命
    令の実行を要求したときには、前記論理回路の試験用マ
    イクロプログラムの実行を中断して前記付加処理命令を
    実行し、前記付加処理命令の実行が終了した後に再び前
    記論理回路の試験用マイクロプログラムを復帰して実行
    することによシ、常に前記付加処理装置に前記論理回路
    の正常性の試験を行なわせるように構成したことを特徴
    とするデータ処理装置。
JP58081171A 1983-05-10 1983-05-10 デ−タ処理装置 Pending JPS59206941A (ja)

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JP58081171A JPS59206941A (ja) 1983-05-10 1983-05-10 デ−タ処理装置

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JPS59206941A true JPS59206941A (ja) 1984-11-22

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ID=13739006

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JP58081171A Pending JPS59206941A (ja) 1983-05-10 1983-05-10 デ−タ処理装置

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