JPS59201555A - デ−タ検出回路 - Google Patents
デ−タ検出回路Info
- Publication number
- JPS59201555A JPS59201555A JP58076528A JP7652883A JPS59201555A JP S59201555 A JPS59201555 A JP S59201555A JP 58076528 A JP58076528 A JP 58076528A JP 7652883 A JP7652883 A JP 7652883A JP S59201555 A JPS59201555 A JP S59201555A
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0602—Systems characterised by the synchronising information used
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ）０発明の技術分野
本発明はデータ検出回路に係り、特に同期データ伝送装
置に於いて同期情報検出信号をトリガーとして受信デー
タを判定し、任意の情報パターンを検出するデータ検出
回路に関するものである。
置に於いて同期情報検出信号をトリガーとして受信デー
タを判定し、任意の情報パターンを検出するデータ検出
回路に関するものである。
（ｂ）、従来技術と問題点
第１図は従来のデータ伝送回線に対する監視システムの
一実施例を示す図である。
一実施例を示す図である。
図中、Ｃ０ＮＴは制御装置、ＳＶＩ〜ＳＶ３は夫々監視
装置、■、■及び■は夫々監視制御されるデータ伝送装
置、ＬＩＮＥは通信線路、点線ａ、ｂ、ｃは夫々情報を
伝送する線路であり、制御装置Ｃ０ＮＴからスター状に
線路が出て各監視装置に接続されている。
装置、■、■及び■は夫々監視制御されるデータ伝送装
置、ＬＩＮＥは通信線路、点線ａ、ｂ、ｃは夫々情報を
伝送する線路であり、制御装置Ｃ０ＮＴからスター状に
線路が出て各監視装置に接続されている。
以下第１図に従って従来技術による監視システムを説明
する。
する。
データ伝送装置■、■及び■には夫々専用の監視装置Ｓ
Ｖが付属し、夫々のデータ伝送装置を監視している。此
の場合例えばＸ印の個所が故障した時、データ伝送装置
Ｉ及び■に付属する監視装置Ｓｖ１、ＳＶ２は夫々障害
状況を制御装置Ｃ０ＮＴに通報する。制御装置Ｃ０ＮＴ
は此れ等の情報に基づき判定情報を関係のある監視装置
ＳＶに送出する。
Ｖが付属し、夫々のデータ伝送装置を監視している。此
の場合例えばＸ印の個所が故障した時、データ伝送装置
Ｉ及び■に付属する監視装置Ｓｖ１、ＳＶ２は夫々障害
状況を制御装置Ｃ０ＮＴに通報する。制御装置Ｃ０ＮＴ
は此れ等の情報に基づき判定情報を関係のある監視装置
ＳＶに送出する。
第２図は判定情報データの一実施例のフォーマントを示
すものであり、同期信号が付加されたデータとする。第
２図に於−いて、ＳＹＳは同期信号、Ａ−Ｚはデータで
、各データは１Ｂｙｔｅ（８ピント）である。
すものであり、同期信号が付加されたデータとする。第
２図に於−いて、ＳＹＳは同期信号、Ａ−Ｚはデータで
、各データは１Ｂｙｔｅ（８ピント）である。
各監視装置ＳＶが判定情報データを受信する手順は次の
通りである。
通りである。
最初判定情報データの先頭に在るＳＹＮ信号を受信する
回路によりＳＹＮ信号を受信し、慎重を期する為連続し
て２回以上続いてＳ Ｙ Ｎ信号が来たことを確認して
から判定情報データＡ−Ｚを受信し、判定情報データＡ
−Ｚに基づき内臓するマイクロ・プロセッサにより対応
処置例えば■→■のルートからＩ −Ｉ［［−ＩＩのル
ートへの切り換えを決定し、其の具体的処置を実行する
。
回路によりＳＹＮ信号を受信し、慎重を期する為連続し
て２回以上続いてＳ Ｙ Ｎ信号が来たことを確認して
から判定情報データＡ−Ｚを受信し、判定情報データＡ
−Ｚに基づき内臓するマイクロ・プロセッサにより対応
処置例えば■→■のルートからＩ −Ｉ［［−ＩＩのル
ートへの切り換えを決定し、其の具体的処置を実行する
。
然し各監視装置ＳＶに於ける上記の動作は従来技術では
総てプログラムによりＭＰＵで実施されるが、各ＭＰＵ
のデータ処理内容は必ずしも同一ではないことがあり、
対応処置を同一時刻に実施出来ない為通信回線に混乱を
引き起こすことがあると云う欠点がある。
総てプログラムによりＭＰＵで実施されるが、各ＭＰＵ
のデータ処理内容は必ずしも同一ではないことがあり、
対応処置を同一時刻に実施出来ない為通信回線に混乱を
引き起こすことがあると云う欠点がある。
（Ｃ）９発明の目的
本発明の目的は従来技術の有する上記の欠点を除去し、
同期確立、任意情報パターン信号をハード・ウェアで検
出処理させることによりデータ受信から処理までの時間
を極めて短縮した超高速データ検出回路を櫂供すること
である。
同期確立、任意情報パターン信号をハード・ウェアで検
出処理させることによりデータ受信から処理までの時間
を極めて短縮した超高速データ検出回路を櫂供すること
である。
（ｄ）１発明の構成
上記の目的は本発明によれば、複数個の同期信号を含む
所定のフォーマットを有するデータを伝送する同期式デ
ータ伝送方式に於いて、前記同期信号を検出後、前記所
定のフォーマットを有するデータをシフト・レジスタに
受信し、前記受信データが所定のデータと一致する時の
み出力信号を出す回路を前記シフト・レジスタに具備せ
しめることを特徴とする高速動作のデータ検出回路を提
供することにより達成される。
所定のフォーマットを有するデータを伝送する同期式デ
ータ伝送方式に於いて、前記同期信号を検出後、前記所
定のフォーマットを有するデータをシフト・レジスタに
受信し、前記受信データが所定のデータと一致する時の
み出力信号を出す回路を前記シフト・レジスタに具備せ
しめることを特徴とする高速動作のデータ検出回路を提
供することにより達成される。
（ｅ）９発明の実施例
本発明は同期確立、任意情報パターン信号を専用のハー
ド・ウェアで検出処理するもので、第３図は本発明によ
る監視装置ＳＶ中のデータ検出回路の一実施例を示すブ
ロック図である。
ド・ウェアで検出処理するもので、第３図は本発明によ
る監視装置ＳＶ中のデータ検出回路の一実施例を示すブ
ロック図である。
第３図に於いて、１ばＭＰＵ、２はデータ伝送用制御回
路、３は２連続量期受信判定部、４は情報パターン判定
部である。尚ＭＰＵはマイクロ・プロセッサを表す。
路、３は２連続量期受信判定部、４は情報パターン判定
部である。尚ＭＰＵはマイクロ・プロセッサを表す。
以下第３図に従って本発明の詳細な説明する。
データ伝送用制御回路２はＭＰＵＩにより制御され、第
２図の判定情報が入力される。
２図の判定情報が入力される。
データ伝送用制御回路２は第２図に示すＳＹＮ信号を受
信する毎に同期受信信号（ＳＹＮＣＭＡＴＣＨ）を２連
続量期受信判定部３に出力する。
信する毎に同期受信信号（ＳＹＮＣＭＡＴＣＨ）を２連
続量期受信判定部３に出力する。
２連続量期受信判定部３は同期受信信号が連続して２Ｂ
ｙｔｅ以上受信したか否かを判定する機能を有するもの
で、データ伝送用制御回路２からの同期受信信号（ＳＹ
ＮＣＭＡＴＣＨ）をカウントし、２回のカウント成立で
同期確立指令を情報パターン判定部４に送出する。此の
同期確立指令により、情報パターン判定部４は動作を開
始する。
ｙｔｅ以上受信したか否かを判定する機能を有するもの
で、データ伝送用制御回路２からの同期受信信号（ＳＹ
ＮＣＭＡＴＣＨ）をカウントし、２回のカウント成立で
同期確立指令を情報パターン判定部４に送出する。此の
同期確立指令により、情報パターン判定部４は動作を開
始する。
叉２連続同期受信判定部３内の同期確立カウンタは受信
タイミング・クロック（ＲＴ）を８回カウントし、其の
範囲内に同期受信信号（ＳＹＮＣＭ Ａ Ｔ ＣＨ）が
無い時はりセントされる。
タイミング・クロック（ＲＴ）を８回カウントし、其の
範囲内に同期受信信号（ＳＹＮＣＭ Ａ Ｔ ＣＨ）が
無い時はりセントされる。
情報パターン判定部４は、任意の情報パターン（第２図
のＡ−Ｚ）を判定する機能を有し、受信タイミング・ク
ロック（ＲＴ）をクロックとして受信データを取り込む
シフト・レジスタ群と任意の情報判定を行う情報判定回
路群とより構成され、情報検出時には受信パルスを送出
する。
のＡ−Ｚ）を判定する機能を有し、受信タイミング・ク
ロック（ＲＴ）をクロックとして受信データを取り込む
シフト・レジスタ群と任意の情報判定を行う情報判定回
路群とより構成され、情報検出時には受信パルスを送出
する。
第４図は情報パターン判定部４の回路構成を示す図であ
る。
る。
図中、ＦはＤ形フリップ・フロップ、ＲＥＧ−Ａ。
ＲＥＧ−Ｂ、ＲＥＧ−Ｚは夫々シフト・レジスタ、ＭＡ
Ｇ−ＧＯＭＰ−Ａ、ＭＡ、Ｇ−ＣＯＭＰ−Ｂ。
Ｇ−ＧＯＭＰ−Ａ、ＭＡ、Ｇ−ＣＯＭＰ−Ｂ。
ＭＡＧ−ＣＯＭＰ−Ｚは夫々比較器、Ｇ１、Ｇ２は夫々
ゲート、ＩＮＶはインバータである。同期確立信号が入
力すると、各シフト・レジスタＲＥＧ−Ａ−ＲＥＧ−Ｚ
はクリアされ、Ｄ形フリップ・フロップＦを経由してタ
イミング・クロ・７りＲＴと同期した受信データ（判定
情報）ＲＤがＲＥＧ−Ｚから順次入力され、総てのレジ
スタに受信データが収容されて、且つ其のデータが比較
器ＭＡＧ−ＣＯＭＰ−Ａ、、ＭＡＧ−ＣＯＭＰ−Ｚに記
憶されている所定のデータと一致した時にゲートＧ１、
Ｇ２は開き、受信パルスを出す。
ゲート、ＩＮＶはインバータである。同期確立信号が入
力すると、各シフト・レジスタＲＥＧ−Ａ−ＲＥＧ−Ｚ
はクリアされ、Ｄ形フリップ・フロップＦを経由してタ
イミング・クロ・７りＲＴと同期した受信データ（判定
情報）ＲＤがＲＥＧ−Ｚから順次入力され、総てのレジ
スタに受信データが収容されて、且つ其のデータが比較
器ＭＡＧ−ＣＯＭＰ−Ａ、、ＭＡＧ−ＣＯＭＰ−Ｚに記
憶されている所定のデータと一致した時にゲートＧ１、
Ｇ２は開き、受信パルスを出す。
此の様に情報パターン判定部４の回路を使用することに
より、前記制御装置から判定情報パターンの受信完了と
同時に受信パルスを出すことが可能となる。
より、前記制御装置から判定情報パターンの受信完了と
同時に受信パルスを出すことが可能となる。
尚第４図に示す回路に於いては、シフト・レジスタＲＥ
Ｇ−Ａ、ＲＥＧ−Ｚが夫々比較器ＭＡＧ−ＣＯＭＰ−Ａ
、ＭＡＧ−ＣＯＭＰ−Ｚと比較され、シフト・レジスタ
ＲＥＧ−Ｂのデータは比較されない様になっているが、
勿論比較器ＭＡＧ−Ｃ０ＭＰ−Ｂを用意し、比較する方
法もあるが、簡便の為、第４図に示す様にシフト・レジ
スタＲＥＧ−Ｂのデータ比較を省くこともある。
Ｇ−Ａ、ＲＥＧ−Ｚが夫々比較器ＭＡＧ−ＣＯＭＰ−Ａ
、ＭＡＧ−ＣＯＭＰ−Ｚと比較され、シフト・レジスタ
ＲＥＧ−Ｂのデータは比較されない様になっているが、
勿論比較器ＭＡＧ−Ｃ０ＭＰ−Ｂを用意し、比較する方
法もあるが、簡便の為、第４図に示す様にシフト・レジ
スタＲＥＧ−Ｂのデータ比較を省くこともある。
（ｆ）、発明の効果
以上詳細に説明した様に本発明によれば、各監視装置は
制御装置からの重要な判定情報を受信した時点で、受信
データを判定した上受信パルスを出すことが出来るので
受信データによる処理が迅速且つ確実に実施出来ると云
う大きい効果がある。
制御装置からの重要な判定情報を受信した時点で、受信
データを判定した上受信パルスを出すことが出来るので
受信データによる処理が迅速且つ確実に実施出来ると云
う大きい効果がある。
第１図は従来のデータ伝送回線に対する監視システムの
一実施例を示す図である。 第２図は判定情報データの一実施例のフォーマントを示
すものである。 第３図は本発明による監視装置ＳＶ中のデータ検出回路
の一実施例を示すブロック図である。 第４図は情報パターン判定部４の回路構成を示す図であ
る。 奪２ 図 。 第 ３２
一実施例を示す図である。 第２図は判定情報データの一実施例のフォーマントを示
すものである。 第３図は本発明による監視装置ＳＶ中のデータ検出回路
の一実施例を示すブロック図である。 第４図は情報パターン判定部４の回路構成を示す図であ
る。 奪２ 図 。 第 ３２
Claims (1)
- 複数個の同期信号を含む所定のフォーマットを有するデ
ータを伝送する同期式データ伝送方式に於いて、前記同
期信号を検出後、前記所定のフォーマントを有するデー
タをシフト・レジスタに受信し、前記受信データが所定
のデータと一致する時のみ出力信号を出す回路を前記シ
フト・レジスタに具備せしめることを特徴とする高速動
作のデータ検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58076528A JPS59201555A (ja) | 1983-04-30 | 1983-04-30 | デ−タ検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58076528A JPS59201555A (ja) | 1983-04-30 | 1983-04-30 | デ−タ検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59201555A true JPS59201555A (ja) | 1984-11-15 |
Family
ID=13607779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58076528A Pending JPS59201555A (ja) | 1983-04-30 | 1983-04-30 | デ−タ検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59201555A (ja) |
-
1983
- 1983-04-30 JP JP58076528A patent/JPS59201555A/ja active Pending
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