JPS59201521A - 信号転送回路装置 - Google Patents
信号転送回路装置Info
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- JPS59201521A JPS59201521A JP7498683A JP7498683A JPS59201521A JP S59201521 A JPS59201521 A JP S59201521A JP 7498683 A JP7498683 A JP 7498683A JP 7498683 A JP7498683 A JP 7498683A JP S59201521 A JPS59201521 A JP S59201521A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、特に絶縁ゲートトランジスタで構成された信
号転送回路に関する。
号転送回路に関する。
最近、１）ＴＳ（デジタルチューニングクステム）。
Ｐ（、Ｍ（パルスコードモジュレーション）、ＤＡＩ）
（テジタルオーティオデスク）等デジタルオーディオ化
の中で従来の機械的スイッチやボリュームをステレオ装
置の外観１．マイコン対応への要求。
（テジタルオーティオデスク）等デジタルオーディオ化
の中で従来の機械的スイッチやボリュームをステレオ装
置の外観１．マイコン対応への要求。
リモートコントロール化などの理白から電子的スイッチ
に置き換えたいという要望が高１っている。
に置き換えたいという要望が高１っている。
オーティオ信号全通丁スイッチとしては、双方向に信号
を通すことができること、歪率が０．０（１２％以下と
いう低歪率が要求されること、ダイナミックレンジを広
くとる為ｌｃ４０ Ｖ程度の高い耐圧が要求されること
なとの細化りリッチなど種々のさびしい特注が要求さ？
している。
を通すことができること、歪率が０．０（１２％以下と
いう低歪率が要求されること、ダイナミックレンジを広
くとる為ｌｃ４０ Ｖ程度の高い耐圧が要求されること
なとの細化りリッチなど種々のさびしい特注が要求さ？
している。
このような条件ｋｍたＴものとして、相補型絶縁ゲート
トランジスタでスイッチ全構収したものが提案され使用
されている。かかる電子スイッチ・ボリューム用のｅ−
ＭｕｓＬ（、：は、第１図にボすように、Ｎ型ププスト
レート１ｒｃＰウェル２を形成し、Ｐウェル２中にリン
金拡散【〜てペチャンネルトランジスタのソース６、ド
レイン７及びＮ型すブストレートＩｖＣＰチャンネルト
ランジスタのバンクゲートバイアス用虻領域５をそれぞ
れ形成し、Ｎ型サブストレート１中にボロン全拡散して
Ｐチャンネルトランジスタのソース３．ドレイン４及び
Ｐウェル２のバイアス兼ガードリング８をそれぞれ形成
して構成されている。また、Ｐチャンネルトランジスタ
およびＮチャンネルトランジスタそれぞれの耐圧を上げ
る為に、各ソース、ドレイン領域を包むようＶｃＰチャ
ンネルトランジスタについてはボロンｆｆ１ｉ Ｎチャ
ンネルトランジスタについてはリンをそれぞれイオン注
入して低濃度層を昨すオフセットゲート構造とする方法
が広く行なわれている□ オーディオ用電子スイッチ・ボリュームの場合。
トランジスタでスイッチ全構収したものが提案され使用
されている。かかる電子スイッチ・ボリューム用のｅ−
ＭｕｓＬ（、：は、第１図にボすように、Ｎ型ププスト
レート１ｒｃＰウェル２を形成し、Ｐウェル２中にリン
金拡散【〜てペチャンネルトランジスタのソース６、ド
レイン７及びＮ型すブストレートＩｖＣＰチャンネルト
ランジスタのバンクゲートバイアス用虻領域５をそれぞ
れ形成し、Ｎ型サブストレート１中にボロン全拡散して
Ｐチャンネルトランジスタのソース３．ドレイン４及び
Ｐウェル２のバイアス兼ガードリング８をそれぞれ形成
して構成されている。また、Ｐチャンネルトランジスタ
およびＮチャンネルトランジスタそれぞれの耐圧を上げ
る為に、各ソース、ドレイン領域を包むようＶｃＰチャ
ンネルトランジスタについてはボロンｆｆ１ｉ Ｎチャ
ンネルトランジスタについてはリンをそれぞれイオン注
入して低濃度層を昨すオフセットゲート構造とする方法
が広く行なわれている□ オーディオ用電子スイッチ・ボリュームの場合。
オーディオ信号はＰチャンネル（ヘチャンネル）トラン
ジスタのソース（ドレイン）からドレイン（ソース）ｌ
′ｃ向かって流れ、ゲートＶＣはトランジスタをオン、
オフさせるコントロール信号が入力される。入力信号で
あるオーディオ信号は、正負両刀の極性をもって電流は
逆方向にも流れる為。
ジスタのソース（ドレイン）からドレイン（ソース）ｌ
′ｃ向かって流れ、ゲートＶＣはトランジスタをオン、
オフさせるコントロール信号が入力される。入力信号で
あるオーディオ信号は、正負両刀の極性をもって電流は
逆方向にも流れる為。
デバイス的にはソース、ドレインの区別がないＣ従って
、通常、ＭＯＳロジック回路で行なっているバックゲー
ト金ソースにショートしておく手法は、トランジスタが
オフのときドレインからバックゲートに電流が流れ込ん
でしまい不適当である。
、通常、ＭＯＳロジック回路で行なっているバックゲー
ト金ソースにショートしておく手法は、トランジスタが
オフのときドレインからバックゲートに電流が流れ込ん
でしまい不適当である。
Ｐチャンネルトランジスタ、Ｎチャンネルトランジスタ
のオン抵抗は第２図に示すように入力電圧によって変化
するので、歪率の而からＰチャンネル又ｆｉＮチャンネ
ルトランジスタ単体をスイッチとしては使用でキナい。
のオン抵抗は第２図に示すように入力電圧によって変化
するので、歪率の而からＰチャンネル又ｆｉＮチャンネ
ルトランジスタ単体をスイッチとしては使用でキナい。
そこで、ＰチャンネルおよびＮチャンネルの両トランジ
スタのソース同士およびドレイン同士全腰続した云わゆ
るトランスミッションゲートが採用されており、このタ
イプのオン抵抗の入７Ｖ電圧依存註は第２図の点線のよ
うになり、Ｐチャンネル又はＮチャンネルトランジスタ
単独のものより大巾に改善される。
スタのソース同士およびドレイン同士全腰続した云わゆ
るトランスミッションゲートが採用されており、このタ
イプのオン抵抗の入７Ｖ電圧依存註は第２図の点線のよ
うになり、Ｐチャンネル又はＮチャンネルトランジスタ
単独のものより大巾に改善される。
即ち、電子スイッチ・ボリューム用の出方部分の回路は
、第３図に示すように、トランスミッションケート構成
となっている。第３図において。
、第３図に示すように、トランスミッションケート構成
となっている。第３図において。
ＰチャンネルトランジスタＱｚとＮチャンネルトランジ
スタＱ２とのソース同士およびドレイン同士がそれぞれ
陸続され、ドレイン朕続点は工５゜（Ｊ（ＪＴ 端子に、ソース接続点は ／ＩＮ端子にそれぞれ接続
されている。トランジスタＱ］のゲートはＣ０ＮＴ−１
端子にトランジスタＱ２のゲートはＣ（ＪＮＴ−２端子
にそれぞれ接続されている。Ｃ０ＮＴ−１端子およびＣ
０ＮＴ−２端子にそれぞれロウおよびハイレベルの制御
信号全印加すると、トランジスタＱ１． Ｑ２は共【オ
ンし、逆のレベルの信号の印加に対しては共にオフとな
る。また、第１図で示しｆＣ構造のＣＭ（ＪＳＩＣでは
、Ｎチャンネルトランジスタ？他のＮチャンネルトラン
ジスタが形成されたＰウェル領域とは独立したＰウェル
円に形成できて他から絶縁できる。したがって、第３図
ＥおけるＮチャンネルトランジスタＱ２のオン抵抗ざら
に小さくする目的で、そのバックゲート、つ壕！７Ｎチ
ャンネルトランジスタＱ２が形成されたＰウェル？該ト
ランジスタがオン時にはソースｖｃ腰続し、オフ時には
Ｖｓｓにし続Ｔるよう工夫されている。このため＜、Ｐ
チャンネルトランジスタＱ３．これのソース、 ドレイ
ン）でソース、ドレインが接続され７’ｃＮチヤンネル
トランジスタＱ４を設け、ざらＹＣＮチャンネルトラン
ジスタＱ５が設けられている。トランジスタＱ３とＱ４
とをトランジスタＱ２がオンとなるときに同じようにオ
ンさせ、トランジスタＱ５’ｅ）ランジスタＱ２がオフ
となると＠にオンとなるようニ限続すること（ＣＡＢ、
）ランジスタＱ２のバックゲートはソース又はＶｓｓに
接続される。
スタＱ２とのソース同士およびドレイン同士がそれぞれ
陸続され、ドレイン朕続点は工５゜（Ｊ（ＪＴ 端子に、ソース接続点は ／ＩＮ端子にそれぞれ接続
されている。トランジスタＱ］のゲートはＣ０ＮＴ−１
端子にトランジスタＱ２のゲートはＣ（ＪＮＴ−２端子
にそれぞれ接続されている。Ｃ０ＮＴ−１端子およびＣ
０ＮＴ−２端子にそれぞれロウおよびハイレベルの制御
信号全印加すると、トランジスタＱ１． Ｑ２は共【オ
ンし、逆のレベルの信号の印加に対しては共にオフとな
る。また、第１図で示しｆＣ構造のＣＭ（ＪＳＩＣでは
、Ｎチャンネルトランジスタ？他のＮチャンネルトラン
ジスタが形成されたＰウェル領域とは独立したＰウェル
円に形成できて他から絶縁できる。したがって、第３図
ＥおけるＮチャンネルトランジスタＱ２のオン抵抗ざら
に小さくする目的で、そのバックゲート、つ壕！７Ｎチ
ャンネルトランジスタＱ２が形成されたＰウェル？該ト
ランジスタがオン時にはソースｖｃ腰続し、オフ時には
Ｖｓｓにし続Ｔるよう工夫されている。このため＜、Ｐ
チャンネルトランジスタＱ３．これのソース、 ドレイ
ン）でソース、ドレインが接続され７’ｃＮチヤンネル
トランジスタＱ４を設け、ざらＹＣＮチャンネルトラン
ジスタＱ５が設けられている。トランジスタＱ３とＱ４
とをトランジスタＱ２がオンとなるときに同じようにオ
ンさせ、トランジスタＱ５’ｅ）ランジスタＱ２がオフ
となると＠にオンとなるようニ限続すること（ＣＡＢ、
）ランジスタＱ２のバックゲートはソース又はＶｓｓに
接続される。
しかしながら、ＰチャンネルトランジスタＱ１について
は、バックゲートは第１図に示１′よう九Ｎ基板であり
、ｎ詩仙のロジック剖・のＰチャンネルトランジスタと
−ｇｃ’Ｖｎｎでバイアスされている。このためｈＮチ
ャンネルトランジスタのようにオン時とオフ時に分けて
バックゲートのバイアス全開り換えることはで＠ない。
は、バックゲートは第１図に示１′よう九Ｎ基板であり
、ｎ詩仙のロジック剖・のＰチャンネルトランジスタと
−ｇｃ’Ｖｎｎでバイアスされている。このためｈＮチ
ャンネルトランジスタのようにオン時とオフ時に分けて
バックゲートのバイアス全開り換えることはで＠ない。
この結果、トランジスタＱｌのソースとバックグーＨ″
ｌ：當屹逆バイアスとなり、そのオン抵抗は増大する。
ｌ：當屹逆バイアスとなり、そのオン抵抗は増大する。
オン抵抗を小さくするため屹、ケート膜厚を薄くした９
゜チャンネル長を短くしたりするなどのいくつかの対策
が考えられるが、いずれも耐圧が減少し、ダイナミック
レンジ金工くとる目的から適用には限界がある。そこで
、チャンネル巾を数龍と広くとって対処しているが、ゲ
ート容量が増大して高周波特注を劣化させるばかりでな
く、チップ面積音大さくする大きな要因となっている。
゜チャンネル長を短くしたりするなどのいくつかの対策
が考えられるが、いずれも耐圧が減少し、ダイナミック
レンジ金工くとる目的から適用には限界がある。そこで
、チャンネル巾を数龍と広くとって対処しているが、ゲ
ート容量が増大して高周波特注を劣化させるばかりでな
く、チップ面積音大さくする大きな要因となっている。
本発明の目的は、トランジスタサイズ全人きくすること
なくＰチャンネルトランジスタのオン抵抗を減少させ、
さらにこれ全利用してトランスミッション構成の出力部
のトランジスタのオン抵抗全減少させた信号転送回路全
提供するものである。
なくＰチャンネルトランジスタのオン抵抗を減少させ、
さらにこれ全利用してトランスミッション構成の出力部
のトランジスタのオン抵抗全減少させた信号転送回路全
提供するものである。
本発明は、ＮチャンネルトランジスタおよびＰチャンネ
ルトランジスタを他のＮチャンネルトランジスタが形成
された領域から電気的に絶縁された第１の領域および他
のＰチャンネルトランジスタが形成さ′ｉ′した領域か
ら電気的１ｃ絶縁された第２の領域にそれぞれ形坊する
ことＶＣＣエフバックゲートとなる第１おＩひ第２の領
域を各トランジスタの導通状態に応じて切り換え後続す
ることを特以下１本発明を図面を用いて詳細に説明する
。
ルトランジスタを他のＮチャンネルトランジスタが形成
された領域から電気的に絶縁された第１の領域および他
のＰチャンネルトランジスタが形成さ′ｉ′した領域か
ら電気的１ｃ絶縁された第２の領域にそれぞれ形坊する
ことＶＣＣエフバックゲートとなる第１おＩひ第２の領
域を各トランジスタの導通状態に応じて切り換え後続す
ることを特以下１本発明を図面を用いて詳細に説明する
。
第４図は本発明の一実施例による信号転送回路が構成さ
れるＣＭＯ８ＩＣの模式的構造断面図である。比抵抗１
〜３Ω−α、結晶軸〈５１１※Ｐ型基板１１に層抵抗２
０〜３０Ｑ／。のＮ型高濃度埋込み層１２−Ｉ、１２−
２が選択的に設けられ、比抵抗１〜５Ω−ｃＩｒＬ、厚
さ１０〜１５μのエピタキシャル層１３が形＠されてい
る埋込み層１２−１．１２−２は、バイポーラＩＣでＵ
Ｎ）’Ｎトランジスタのコレクタ直列抵抗を下げる目的
で形成されるが、第４図ではこれをＮＣ１１トランジス
タが形成されるＰウェルの電位をＰ型基板から電気的Ｉ
Ｃ分離する目的とラッチアップ防止目的に使用している
が１本発明に於いては必ずしも必要ではない。
れるＣＭＯ８ＩＣの模式的構造断面図である。比抵抗１
〜３Ω−α、結晶軸〈５１１※Ｐ型基板１１に層抵抗２
０〜３０Ｑ／。のＮ型高濃度埋込み層１２−Ｉ、１２−
２が選択的に設けられ、比抵抗１〜５Ω−ｃＩｒＬ、厚
さ１０〜１５μのエピタキシャル層１３が形＠されてい
る埋込み層１２−１．１２−２は、バイポーラＩＣでＵ
Ｎ）’Ｎトランジスタのコレクタ直列抵抗を下げる目的
で形成されるが、第４図ではこれをＮＣ１１トランジス
タが形成されるＰウェルの電位をＰ型基板から電気的Ｉ
Ｃ分離する目的とラッチアップ防止目的に使用している
が１本発明に於いては必ずしも必要ではない。
絶縁分離を行なう為の絶縁領域を形成するためにボロン
を選択的に拡散する。さらに、Ｎチャンネルトランジス
タが形成されるＰウェル領域する定めに、エピタキシャ
ル層１３上の酸化膜に選択的に窓あけして、ボロンをｆ
ｆ：１ＱＱｋｅＶ Φ＝１．０〜３．０Ｘ１０ ＣＴ
Ｌ でイオン注入する。そして１２００℃。
を選択的に拡散する。さらに、Ｎチャンネルトランジス
タが形成されるＰウェル領域する定めに、エピタキシャ
ル層１３上の酸化膜に選択的に窓あけして、ボロンをｆ
ｆ：１ＱＱｋｅＶ Φ＝１．０〜３．０Ｘ１０ ＣＴ
Ｌ でイオン注入する。そして１２００℃。
ｉｏ時間程度の押し込み拡散を行なう。これによって、
絶縁領域のための不純物とＰウェル領域のための不純物
が同時に押込まれ、Ｐ基板１１に達する絶縁領域１４お
よびＰウェル領域１５が形成される。表面から選択的１
ｃ ＩＪン全拡散してＮチャンネルトランジスタのソー
ス１９およびドレイン２０ＺらびｃＰチャンネルトラン
ジスタのバックゲートバイアス用Ｎ＋領域１８が形成さ
れ、そしてボロン全拡散してＰチャンネルトランジスタ
ソース１６およびドレイン１７ならひｖＣＰウェル１５
のバイアス用Ｐ拡散領域２１が形Ｆｉｙ、される。この
後ゲート酸化膜工程？経てゲート電極２２．２３Ｚらび
［各トランジスタのソース、ドレイン電極およびバック
ゲート電極等が形成される。
絶縁領域のための不純物とＰウェル領域のための不純物
が同時に押込まれ、Ｐ基板１１に達する絶縁領域１４お
よびＰウェル領域１５が形成される。表面から選択的１
ｃ ＩＪン全拡散してＮチャンネルトランジスタのソー
ス１９およびドレイン２０ＺらびｃＰチャンネルトラン
ジスタのバックゲートバイアス用Ｎ＋領域１８が形成さ
れ、そしてボロン全拡散してＰチャンネルトランジスタ
ソース１６およびドレイン１７ならひｖＣＰウェル１５
のバイアス用Ｐ拡散領域２１が形Ｆｉｙ、される。この
後ゲート酸化膜工程？経てゲート電極２２．２３Ｚらび
［各トランジスタのソース、ドレイン電極およびバック
ゲート電極等が形成される。
このように、ＰチャンネルトランジスタＡおよびＮチャ
ンネルトランジスタＢは絶縁領域１４を利用することＶ
Ｃよって、他の素子から電気的に分離して構成されてい
る。したがって、ＰチャンネルトランジスタＡのバック
ゲートハ他のＰチャンネルロジック用トランジスタのバ
ックゲートバイアスと独立にコントロールすることが可
能となる。
ンネルトランジスタＢは絶縁領域１４を利用することＶ
Ｃよって、他の素子から電気的に分離して構成されてい
る。したがって、ＰチャンネルトランジスタＡのバック
ゲートハ他のＰチャンネルロジック用トランジスタのバ
ックゲートバイアスと独立にコントロールすることが可
能となる。
すなわち、Ｎチャンネルトランジスタと同様［Ｐチャン
ネルトランジスタのオン抵抗を減少することができる。
ネルトランジスタのオン抵抗を減少することができる。
第４図で示したＣＭ（ＪＳ ＩＣの製造Ｓプロセスは２
通常のＣ−Ｍ（ＪＳプロセスと比して埋込み形成工程、
エピタキシャル成長工程、および絶縁工程の３工程が増
加しているが、牛後のＬＳＩはバイポーラトランジスタ
と相補型ＭＯｓトランジスタと？一つの基板上に形成し
たＢｌ−ＣＭ（ＪＳが普及すると予想され、 Ｂｌ−Ｃ
ＭＯ８ＩＣ於いては前記の３工程は標準工程なので、本
発明によって伺らノロセス上の工程数の増加はない。
通常のＣ−Ｍ（ＪＳプロセスと比して埋込み形成工程、
エピタキシャル成長工程、および絶縁工程の３工程が増
加しているが、牛後のＬＳＩはバイポーラトランジスタ
と相補型ＭＯｓトランジスタと？一つの基板上に形成し
たＢｌ−ＣＭ（ＪＳが普及すると予想され、 Ｂｌ−Ｃ
ＭＯ８ＩＣ於いては前記の３工程は標準工程なので、本
発明によって伺らノロセス上の工程数の増加はない。
ＰチャンネルトランジスタＡは、他の素子と電気的ｃｕ
＊ｇれている為、バックゲーＩｆフローティングにした
場合、バックゲートはソース電位とほぼ等しくなりオン
抵抗良友ぼすバックケートバイアスの効果に、従来と比
して大巾に緩和される。この結果、チッグ丈イズの大き
な部分？占める出力部のＰｃｈ トランジスタの囲掻ケ
太１１〕ＶＣ小ざくできる。
＊ｇれている為、バックゲーＩｆフローティングにした
場合、バックゲートはソース電位とほぼ等しくなりオン
抵抗良友ぼすバックケートバイアスの効果に、従来と比
して大巾に緩和される。この結果、チッグ丈イズの大き
な部分？占める出力部のＰｃｈ トランジスタの囲掻ケ
太１１〕ＶＣ小ざくできる。
第５図は本発明の一実施例を示す等価回路図でｆりジ、
第３図と同一素子は同一記号で示し７ている。
第３図と同一素子は同一記号で示し７ている。
本発明足おいては、第４図で説明したように、Ｐチャン
ネルトランジスタは単独ＶＣ絶縁きれ′ｆ？：、Ｎ型領
域に形成されるからそのバックゲート電圧を制御できる
。すなわち、ＰチャンネルトランジスタＱ１のバックゲ
ートとなる第４図で示したバックゲートバイアス用虻拡
散領域１８はＰチャンネルトランジスタＱ６のドレイン
に接続されており、そのトランジスタＱ６のソースおよ
びゲート全それぞれＶＤＤ電源端子およびＣ（ＪＮＴ−
２端子ｒこ朕続することにより、トランジスタＱｌがオ
フのときは、トランジスタＱ６がオンとなってトランジ
スタＱｌのバックゲートはＶＤＤＩ／Ｃ阪続される後続
ランジスタＱｌのバックゲートハ、互いのソース−ドレ
イン通路が並列Ｖｃし続されたＰチャンネルトランジス
タＱａおよびＮチャンネルトランジスタＱ ７ ｖｃさ
ら（接続さワ、トランジスタＱ８．Ｑ７のゲート全それ
ぞれＣ０ＮＴ−１およびＣ０ＮＴ−２端子ｌ／ｃ＋ｉｉ
することＶｃ工ｔ）、トランジスタＱ１がオンのときト
ランジスタＱ？、Ｑ８もオンとなってトランジスタＱ１
のバックゲートはそのソース（接続される。よって、ト
ランスミッションゲート全構成するＰチャンネルトラン
ジスタＱｌおよびＮチャンネルトランジスタＱ２がオン
すると、各々のバックゲートはソースｖｃ勤続され、オ
ン抵抗全率さくできる。しかも、チャンネル巾を小さく
できる為にグリッチを悪化させる要因の一つであるゲー
ト容量を減少させることが可能である。又、トランスミ
ッションゲートのＮチャンネルトランジスタＱ２側も単
独絶縁することが可能であり、ラッチアップを完全に防
止することができる。他のＰチャンネルトランジスタＱ
ａ、Ｑ６．ＱａａトランジスタＱ１が形成された領域と
は絶縁された領域（形５ｙ、きれ、Ｎチャンネルトラン
ジスタＱ４１Ｑ５１Ｑ７は同様に他のＰウェルに形成さ
れる。
ネルトランジスタは単独ＶＣ絶縁きれ′ｆ？：、Ｎ型領
域に形成されるからそのバックゲート電圧を制御できる
。すなわち、ＰチャンネルトランジスタＱ１のバックゲ
ートとなる第４図で示したバックゲートバイアス用虻拡
散領域１８はＰチャンネルトランジスタＱ６のドレイン
に接続されており、そのトランジスタＱ６のソースおよ
びゲート全それぞれＶＤＤ電源端子およびＣ（ＪＮＴ−
２端子ｒこ朕続することにより、トランジスタＱｌがオ
フのときは、トランジスタＱ６がオンとなってトランジ
スタＱｌのバックゲートはＶＤＤＩ／Ｃ阪続される後続
ランジスタＱｌのバックゲートハ、互いのソース−ドレ
イン通路が並列Ｖｃし続されたＰチャンネルトランジス
タＱａおよびＮチャンネルトランジスタＱ ７ ｖｃさ
ら（接続さワ、トランジスタＱ８．Ｑ７のゲート全それ
ぞれＣ０ＮＴ−１およびＣ０ＮＴ−２端子ｌ／ｃ＋ｉｉ
することＶｃ工ｔ）、トランジスタＱ１がオンのときト
ランジスタＱ？、Ｑ８もオンとなってトランジスタＱ１
のバックゲートはそのソース（接続される。よって、ト
ランスミッションゲート全構成するＰチャンネルトラン
ジスタＱｌおよびＮチャンネルトランジスタＱ２がオン
すると、各々のバックゲートはソースｖｃ勤続され、オ
ン抵抗全率さくできる。しかも、チャンネル巾を小さく
できる為にグリッチを悪化させる要因の一つであるゲー
ト容量を減少させることが可能である。又、トランスミ
ッションゲートのＮチャンネルトランジスタＱ２側も単
独絶縁することが可能であり、ラッチアップを完全に防
止することができる。他のＰチャンネルトランジスタＱ
ａ、Ｑ６．ＱａａトランジスタＱ１が形成された領域と
は絶縁された領域（形５ｙ、きれ、Ｎチャンネルトラン
ジスタＱ４１Ｑ５１Ｑ７は同様に他のＰウェルに形成さ
れる。
以上述べたように１本発明によれは、ＰおよびＮチャン
ネルトランジスタのバックゲート全任意の電位に設足で
き、信号を通している間に信号レベルに応じてバックゲ
ートバイアスを変えてやるなどＣへ１０Ｓのアナログ回
路特有の使用法へ応用することが可能である。トランジ
スタＱｌ、Ｑ２のオン時に接続すべき各バックゲー］・
全それぞれＶＤＤ、 Ｖ’ｓｓ電源としたが、１Ｎ１０
ＵＴ証じは０ＵＴ／ＩＮ端子に供給される信号よりも高
い電位点および低い電位点に各バックゲーｔｆそれぞれ
接続すればよいＯ なお５本発明は、ＡＬゲートについて述べたがシリコン
ゲート、高耐圧プロセスなどにも適用できることは言う
までもない。又、バックゲートを７０−ティングで使用
する場合はバックゲートバイアス用Ｎ〜散領域は必すし
も必要でない。さらにＭＯ８部分はＰＣｈ ”／Ｄ Ｍ
ＯＳなどでも良く、同一チップ土足バイポーラトランジ
スタ、抵抗などバイポーラデバイスを含んでいても本発
明の主旨からはずれない限９イ「効である。
ネルトランジスタのバックゲート全任意の電位に設足で
き、信号を通している間に信号レベルに応じてバックゲ
ートバイアスを変えてやるなどＣへ１０Ｓのアナログ回
路特有の使用法へ応用することが可能である。トランジ
スタＱｌ、Ｑ２のオン時に接続すべき各バックゲー］・
全それぞれＶＤＤ、 Ｖ’ｓｓ電源としたが、１Ｎ１０
ＵＴ証じは０ＵＴ／ＩＮ端子に供給される信号よりも高
い電位点および低い電位点に各バックゲーｔｆそれぞれ
接続すればよいＯ なお５本発明は、ＡＬゲートについて述べたがシリコン
ゲート、高耐圧プロセスなどにも適用できることは言う
までもない。又、バックゲートを７０−ティングで使用
する場合はバックゲートバイアス用Ｎ〜散領域は必すし
も必要でない。さらにＭＯ８部分はＰＣｈ ”／Ｄ Ｍ
ＯＳなどでも良く、同一チップ土足バイポーラトランジ
スタ、抵抗などバイポーラデバイスを含んでいても本発
明の主旨からはずれない限９イ「効である。
第１図は従来のＣＭＯ８ＩＣの模式的構造断面図第２図
はＰチャンネルトランジスタ、Ｎチャンネルトランジス
タ、およびトランスミッションケートそれぞれのオン抵
抗を示す図、第３図は従来のトランスミッションゲート
全利用して信号転送回路の等価回路図％第４図は不発明
の一英流例范よる回路が構成されるＣ１ν１０８１ｃの
模式的構造断面図、第５図は本発明の一実施例による等
価回路図である。■・・・Ｎ型基板、２・・・Ｐウェル
、３，４・・・Ｐチャンネルトランジスタのソース、ド
レイン。 ５・・・Ｐｃｈ トランジスタバックゲートバイアス用
マ拡散領域、６．７・・・Ｎチャンネルトランジスタの
ソース、ドレイン、８・・・Ｎｃｈ トランジスタバッ
クゲートバイアス用Ｐ拡散領域（ガードリングを兼ねる
）、９・・・Ｐｃｈ トランジスタゲーｉ、１０・・・
・・・ＮＣｈトランジスタゲート、１１・・・Ｐ型基板
、１２・・・Ｎ１込みｆｆＬ１３・・・Ｎ型エピタキシ
ャルも１４・・・Ｐ＋絶縁領域、１５・・・Ｐウェル、
１６．１７・・・・・・ＰＣｈトランジスタＳ／Ｄ、
１８・・・Ｐｃｌムトランジスタバックゲートバイア
ス用へ拡散領、域、１９．２０・・・・・・Ｎｃｈ ト
ランジスタ”／ＪＪ、 ２１−ヘＣｈ トランジスタ
バソクゲートバイアス用ヒ拡散領域（ガードリングを兼
ねる）、２２・・・Ｐｃｈ ）ランジスタゲート、２３
°＝Ｎｃｈ ）ランジスタゲート、Ａ・・・Ｐｃｈトラ
ンジスタ、Ｂ・・・Ｎｃｈ トランジスタ、Ｑｌ乃至Ｑ
８・・・トランジスタ。
はＰチャンネルトランジスタ、Ｎチャンネルトランジス
タ、およびトランスミッションケートそれぞれのオン抵
抗を示す図、第３図は従来のトランスミッションゲート
全利用して信号転送回路の等価回路図％第４図は不発明
の一英流例范よる回路が構成されるＣ１ν１０８１ｃの
模式的構造断面図、第５図は本発明の一実施例による等
価回路図である。■・・・Ｎ型基板、２・・・Ｐウェル
、３，４・・・Ｐチャンネルトランジスタのソース、ド
レイン。 ５・・・Ｐｃｈ トランジスタバックゲートバイアス用
マ拡散領域、６．７・・・Ｎチャンネルトランジスタの
ソース、ドレイン、８・・・Ｎｃｈ トランジスタバッ
クゲートバイアス用Ｐ拡散領域（ガードリングを兼ねる
）、９・・・Ｐｃｈ トランジスタゲーｉ、１０・・・
・・・ＮＣｈトランジスタゲート、１１・・・Ｐ型基板
、１２・・・Ｎ１込みｆｆＬ１３・・・Ｎ型エピタキシ
ャルも１４・・・Ｐ＋絶縁領域、１５・・・Ｐウェル、
１６．１７・・・・・・ＰＣｈトランジスタＳ／Ｄ、
１８・・・Ｐｃｌムトランジスタバックゲートバイア
ス用へ拡散領、域、１９．２０・・・・・・Ｎｃｈ ト
ランジスタ”／ＪＪ、 ２１−ヘＣｈ トランジスタ
バソクゲートバイアス用ヒ拡散領域（ガードリングを兼
ねる）、２２・・・Ｐｃｈ ）ランジスタゲート、２３
°＝Ｎｃｈ ）ランジスタゲート、Ａ・・・Ｐｃｈトラ
ンジスタ、Ｂ・・・Ｎｃｈ トランジスタ、Ｑｌ乃至Ｑ
８・・・トランジスタ。
Claims (1)
- 【特許請求の範囲】 ソース−ドレイン通路が互いに並列（後続された第１極
註の第１トランジスタおよび第２極註の第２トランジス
タ全有する信号転送回路において。 前記第１トランジスタを前記第１極註の他のトランジス
タが形＠ざ′ｉ１．た領域から絶縁された第１の領域に
形成し、前記第２トランジスタを前記第２極註の他のト
ランジスタが形成された領域から絶縁された第２の領域
に形成することにより、前記第１お工ひ第２トランジス
タの導通状態に応じて前記第１および第２の領域に供給
する電位を可変すること全特徴とする信号転送回路装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7498683A JPS59201521A (ja) | 1983-04-28 | 1983-04-28 | 信号転送回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7498683A JPS59201521A (ja) | 1983-04-28 | 1983-04-28 | 信号転送回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59201521A true JPS59201521A (ja) | 1984-11-15 |
| JPH0334253B2 JPH0334253B2 (ja) | 1991-05-22 |
Family
ID=13563105
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7498683A Granted JPS59201521A (ja) | 1983-04-28 | 1983-04-28 | 信号転送回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59201521A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57173228A (en) * | 1981-04-20 | 1982-10-25 | Hitachi Ltd | Mos-fet switch |
-
1983
- 1983-04-28 JP JP7498683A patent/JPS59201521A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57173228A (en) * | 1981-04-20 | 1982-10-25 | Hitachi Ltd | Mos-fet switch |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0334253B2 (ja) | 1991-05-22 |
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