JPH0334253B2 - - Google Patents
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- JPH0334253B2 JPH0334253B2 JP58074986A JP7498683A JPH0334253B2 JP H0334253 B2 JPH0334253 B2 JP H0334253B2 JP 58074986 A JP58074986 A JP 58074986A JP 7498683 A JP7498683 A JP 7498683A JP H0334253 B2 JPH0334253 B2 JP H0334253B2
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- channel transistor
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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- General Physics & Mathematics (AREA)
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- Microelectronics & Electronic Packaging (AREA)
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Description
【発明の詳細な説明】
本発明は、特に絶縁ゲートトランジスタで構成
された信号転送回路に関する。
された信号転送回路に関する。
最近、DTS（デジタルチユーニングシステム）、
PCM（パルスコードモジユレーシヨン）、DAD
（デジタルオーデイオデスク）等デジタルオーデ
イオ化の中で従来の機械的スイツチやボリユーム
をステレオ装置の外観、マイコン対応への要求、
リモートコントロール化などの理由から電子的ス
イツチに置き換えたいという要望が高まつてい
る。オーデイオ信号を通すスイツチとしては、双
方向に信号を通すことができること、歪率が
0.002％以下という低歪率が要求されること、ダ
イナミツクレンジを広くとる為に40V程度の高い
耐圧が要求されることなどの他にグリツチなど
種々のきびし特性が要求されている。
PCM（パルスコードモジユレーシヨン）、DAD
（デジタルオーデイオデスク）等デジタルオーデ
イオ化の中で従来の機械的スイツチやボリユーム
をステレオ装置の外観、マイコン対応への要求、
リモートコントロール化などの理由から電子的ス
イツチに置き換えたいという要望が高まつてい
る。オーデイオ信号を通すスイツチとしては、双
方向に信号を通すことができること、歪率が
0.002％以下という低歪率が要求されること、ダ
イナミツクレンジを広くとる為に40V程度の高い
耐圧が要求されることなどの他にグリツチなど
種々のきびし特性が要求されている。
このような条件を満たすものとして、相補型絶
縁ゲートトランジスタでスイツチを構成したもの
が提案され使用されている。かかる電子スイツ
チ・ボリユーム用のＣ−MOSICは、第１図に示
すように、Ｎ型サブストレート１にＰウエル２を
形成し、Ｐウエル２中にリンを拡散してＮチヤン
ネルトランジスタのソース６、ドレイン７及びＮ
型サブストレート１にＰチヤンネルトランジスタ
のバツクゲートバイアス用N+領域５をそれぞれ
形成し、Ｎ型サブストレート１中にボロンを拡散
してＰチヤンネルトランジスタのソース３、ドレ
イン４及びＰウエル２のバイアス兼ガードリング
８をそれぞれ形成して構成されている。また、Ｐ
チヤンネルトランジスタおよびＮチヤンネルトラ
ンジスタそれぞれの耐圧を上げる為に、各ソー
ス、ドレイン領域を包むようにＰチヤンネルトラ
ンジスタについてはボロンを、Ｎチヤンネルトラ
ンジスタについてはリンをそれぞれイオン注入し
て低濃度層を作りオフセツトゲート構造とする方
法が広く行なわれている。
縁ゲートトランジスタでスイツチを構成したもの
が提案され使用されている。かかる電子スイツ
チ・ボリユーム用のＣ−MOSICは、第１図に示
すように、Ｎ型サブストレート１にＰウエル２を
形成し、Ｐウエル２中にリンを拡散してＮチヤン
ネルトランジスタのソース６、ドレイン７及びＮ
型サブストレート１にＰチヤンネルトランジスタ
のバツクゲートバイアス用N+領域５をそれぞれ
形成し、Ｎ型サブストレート１中にボロンを拡散
してＰチヤンネルトランジスタのソース３、ドレ
イン４及びＰウエル２のバイアス兼ガードリング
８をそれぞれ形成して構成されている。また、Ｐ
チヤンネルトランジスタおよびＮチヤンネルトラ
ンジスタそれぞれの耐圧を上げる為に、各ソー
ス、ドレイン領域を包むようにＰチヤンネルトラ
ンジスタについてはボロンを、Ｎチヤンネルトラ
ンジスタについてはリンをそれぞれイオン注入し
て低濃度層を作りオフセツトゲート構造とする方
法が広く行なわれている。
オーデイオ用電子スイツチ・ボリユームの場
合、オーデイオ信号はＰチヤンネル（Ｎチヤンネ
ル）トランジスタのソース（ドレイン）からドレ
イン（ソース）に向かつて流れ、ゲートにはトラ
ンジスタをオン、オフさせるコントロール信号が
入力される。入力信号であるオーデイオ信号は、
正負両方の極性をもつて電流は逆方向にも流れる
為、デバイス的にはソース、ドレインの区別がな
い。従つて、通常、MOSロジツク回路で行なつ
ているバツクゲートをソースにシヨートしておく
手法は、トランジスタがオフのときドレインから
バツクゲートに電流が流れ込んでしまい不適当で
ある。
合、オーデイオ信号はＰチヤンネル（Ｎチヤンネ
ル）トランジスタのソース（ドレイン）からドレ
イン（ソース）に向かつて流れ、ゲートにはトラ
ンジスタをオン、オフさせるコントロール信号が
入力される。入力信号であるオーデイオ信号は、
正負両方の極性をもつて電流は逆方向にも流れる
為、デバイス的にはソース、ドレインの区別がな
い。従つて、通常、MOSロジツク回路で行なつ
ているバツクゲートをソースにシヨートしておく
手法は、トランジスタがオフのときドレインから
バツクゲートに電流が流れ込んでしまい不適当で
ある。
Ｐチヤンネルトランジスタ、Ｎチヤンネルトラ
ンジスタのオン抵抗は第２図に示すように入力電
圧によつて変化するので、歪率の面からＰチヤン
ネル又はＮチヤンネルトランジスタ単体をスイツ
チとして使用できない。そこで、Ｐチヤンネルお
よびＮチヤンネルの両トランジスタのソース同士
およびドレイン同士を接続した云わゆるトランス
ミツシヨンゲートが採用されており、このタイプ
のオン抵抗の入力電圧依存性は第２図の点線のよ
うになり、Ｐチヤンネル又はＮチヤンネルトラン
ジスタ単独のものより大巾に改善される。
ンジスタのオン抵抗は第２図に示すように入力電
圧によつて変化するので、歪率の面からＰチヤン
ネル又はＮチヤンネルトランジスタ単体をスイツ
チとして使用できない。そこで、Ｐチヤンネルお
よびＮチヤンネルの両トランジスタのソース同士
およびドレイン同士を接続した云わゆるトランス
ミツシヨンゲートが採用されており、このタイプ
のオン抵抗の入力電圧依存性は第２図の点線のよ
うになり、Ｐチヤンネル又はＮチヤンネルトラン
ジスタ単独のものより大巾に改善される。
即ち、電子スイツチ・ボリユーム用の出力部分
の回路は、第３図に示すように、トランスミツシ
ヨンゲート構成となつている。第３図において、
ＰチヤンネルトランジスタQ1とＮチヤンネルト
ランジスタQ2とのソース同士およびドレイン同
士がそれぞれ接続され、ドレイン接続点はIN／
OUT端子に、ソース接続点はOUT／IN端子に
それぞれ接続されている。トランジスタQ1のゲ
ートはCONT−１端子にトランジスタQ2のゲー
トはCONT−２端子にそれぞれ接続されている。
CONT−１端子およびCONT−２端子にそれぞ
れロウおよびハイレベルの制御信号を印加する
と、トランジスタQ1，Q2は共にオンし、逆のレ
ベルの信号の印加に対しては共にオフとなる。ま
た、第１図で示した構造のCMOSICでは、Ｎチ
ヤンネルトランジスタを他のＮチヤンネルトラン
ジスタが形成されたＰウエル領域とは独立したＰ
ウエル内に形成できて他から絶縁できる。したが
つて、第３図におけるＮチヤンネルトランジスタ
Q2のオン抵抗さらに小さくする目的で、そのバ
ツクゲート、つまりＮチヤンネルトランジスタ
Q2が形成されたＰウエルを該トランジスタがオ
ン時にはソースに接続し、オフ時にはVssに接続
するように工夫されている。このために、Ｐチヤ
ンネルトランジスタQ3、これのソース、ドレイ
ンにソース、ドレインが接続されたＮチヤンネル
トランジスタQ4を設け、さらにＮチヤンネルト
ランジタQ5が設けられている。トランジスタQ3
とQ4とをトランジスタQ2がオンとなるときに同
じようにオンさせ、トランジスタQ5をトランジ
スタQ2がオフとなるときにオンとなるように接
続することにより、トランジスタQ2のバツクゲ
ートはソース又はVssに接続される。
の回路は、第３図に示すように、トランスミツシ
ヨンゲート構成となつている。第３図において、
ＰチヤンネルトランジスタQ1とＮチヤンネルト
ランジスタQ2とのソース同士およびドレイン同
士がそれぞれ接続され、ドレイン接続点はIN／
OUT端子に、ソース接続点はOUT／IN端子に
それぞれ接続されている。トランジスタQ1のゲ
ートはCONT−１端子にトランジスタQ2のゲー
トはCONT−２端子にそれぞれ接続されている。
CONT−１端子およびCONT−２端子にそれぞ
れロウおよびハイレベルの制御信号を印加する
と、トランジスタQ1，Q2は共にオンし、逆のレ
ベルの信号の印加に対しては共にオフとなる。ま
た、第１図で示した構造のCMOSICでは、Ｎチ
ヤンネルトランジスタを他のＮチヤンネルトラン
ジスタが形成されたＰウエル領域とは独立したＰ
ウエル内に形成できて他から絶縁できる。したが
つて、第３図におけるＮチヤンネルトランジスタ
Q2のオン抵抗さらに小さくする目的で、そのバ
ツクゲート、つまりＮチヤンネルトランジスタ
Q2が形成されたＰウエルを該トランジスタがオ
ン時にはソースに接続し、オフ時にはVssに接続
するように工夫されている。このために、Ｐチヤ
ンネルトランジスタQ3、これのソース、ドレイ
ンにソース、ドレインが接続されたＮチヤンネル
トランジスタQ4を設け、さらにＮチヤンネルト
ランジタQ5が設けられている。トランジスタQ3
とQ4とをトランジスタQ2がオンとなるときに同
じようにオンさせ、トランジスタQ5をトランジ
スタQ2がオフとなるときにオンとなるように接
続することにより、トランジスタQ2のバツクゲ
ートはソース又はVssに接続される。
しかしながら、ＰチヤンネルトランジスタQ1
については、バツクゲートは第１図に示すように
Ｎ基板であり、常時他のロジツク部のＰチヤンネ
ルトランジスタと一緒にVDDでバイアスされてい
る。このため、Ｎチヤンネルトランジスタのよう
にオン時とオフ時に分けてバツクゲートのバイア
スを切り換えることはできない。この結果、トラ
ンジスタQ1のソースとバツクゲートは常に逆バ
イアスとなり、そのオン抵抗は増大する。オン抵
抗を小さくするために、ゲート膜厚を薄くした
り、チヤンネル長を短くしたりするなどのいくつ
かの対策が考えられるが、いずれも耐圧が減少
し、ダイナミツクレンジを広くとる目的から適用
には限界がある。そこで、チヤンネル巾を数mmと
広くとつて対処しているが、ゲート容量が増大し
て高周波特性を劣化させるばかりでなく、チツプ
面積を大きくする大きな要因となつている。
については、バツクゲートは第１図に示すように
Ｎ基板であり、常時他のロジツク部のＰチヤンネ
ルトランジスタと一緒にVDDでバイアスされてい
る。このため、Ｎチヤンネルトランジスタのよう
にオン時とオフ時に分けてバツクゲートのバイア
スを切り換えることはできない。この結果、トラ
ンジスタQ1のソースとバツクゲートは常に逆バ
イアスとなり、そのオン抵抗は増大する。オン抵
抗を小さくするために、ゲート膜厚を薄くした
り、チヤンネル長を短くしたりするなどのいくつ
かの対策が考えられるが、いずれも耐圧が減少
し、ダイナミツクレンジを広くとる目的から適用
には限界がある。そこで、チヤンネル巾を数mmと
広くとつて対処しているが、ゲート容量が増大し
て高周波特性を劣化させるばかりでなく、チツプ
面積を大きくする大きな要因となつている。
本発明の目的は、トランジスタサイズを大きく
することなくＰチヤンネルトランジスタのオン抵
抗を減少させ、さらにこれを利用してトランスミ
ツシヨン構成の出力部のトランジスタのオン抵抗
を減少させた信号転送回路を提供するものであ
る。
することなくＰチヤンネルトランジスタのオン抵
抗を減少させ、さらにこれを利用してトランスミ
ツシヨン構成の出力部のトランジスタのオン抵抗
を減少させた信号転送回路を提供するものであ
る。
本発明は、ＮチヤンネルトランジスタおよびＰ
チヤンネルトランジスタを他のＮチヤンネルトラ
ンジスタが形成された領域から電気的に絶縁され
た第１の領域および他のＰチヤンネルトランジス
タが形成された領域から電気的に絶縁された第２
の領域にそれぞれ形成することにより、バツクゲ
ートとなる第１および第２の領域を各トランジス
タの導通状態に応じて切り換え接続することを特
徴とする。
チヤンネルトランジスタを他のＮチヤンネルトラ
ンジスタが形成された領域から電気的に絶縁され
た第１の領域および他のＰチヤンネルトランジス
タが形成された領域から電気的に絶縁された第２
の領域にそれぞれ形成することにより、バツクゲ
ートとなる第１および第２の領域を各トランジス
タの導通状態に応じて切り換え接続することを特
徴とする。
以下、本発明を図面を用いて詳細に説明する。
第４図は本発明の一実施例による信号転送回路
が構成されるCMOSICの模式的構造断面図であ
る。比抵抗１〜3Ω−cm、結晶軸＜511＞のＰ型基
板１１に層抵抗20〜30Ω／ロのＮ型高濃度埋込み
層12−１、12−２が選択的に設けられ、比抵抗１
〜5Ω−cm、厚さ10〜15μのエピタキシヤル層１３
が形成されている。埋込み層12−１、12−２は、
バイポーラICではNPNトランジスタのコレクタ
直列抵抗を下げる目的で形成されるが、第４図で
はこれをNchトランジスタが形成されるＰウエル
の電位をＰ型基板から電気的に分離する目的とラ
ツチアツプ防止目的に使用しているが、本発明に
於いては必ずしも必要ではない。
が構成されるCMOSICの模式的構造断面図であ
る。比抵抗１〜3Ω−cm、結晶軸＜511＞のＰ型基
板１１に層抵抗20〜30Ω／ロのＮ型高濃度埋込み
層12−１、12−２が選択的に設けられ、比抵抗１
〜5Ω−cm、厚さ10〜15μのエピタキシヤル層１３
が形成されている。埋込み層12−１、12−２は、
バイポーラICではNPNトランジスタのコレクタ
直列抵抗を下げる目的で形成されるが、第４図で
はこれをNchトランジスタが形成されるＰウエル
の電位をＰ型基板から電気的に分離する目的とラ
ツチアツプ防止目的に使用しているが、本発明に
於いては必ずしも必要ではない。
絶縁分離を行なう為の絶縁領域を形成するため
にボロンを選択的に拡散する。さらに、Ｎチヤン
ネルトランジスタが形成されるＰウエル領域する
ために、エピタキシヤル層１３上の酸化膜に選択
的に窓あけして、ボロンをＥ＝100kev φ＝1.0〜
3.0×1013cm-2でイオン注入する。そして1200℃、
10時間程度の押し込み拡散を行なう。これによつ
て、絶縁領域のための不純物とＰウエル領域のた
めの不純物が同時に押込まれ、Ｐ基板１１に達す
る絶縁領域１４およびＰウエル領域１５が形成さ
れる。表面から選択的にリンを拡散してＮチヤン
ネルトランジスタのソース１９およびドレイン２
０ならびにＰチヤンネルトランジスタのバツクゲ
ートバイアス用N+領域１８が形成され、そして
ボロンを拡散してＰチヤンネルトランジスタソー
ス１６およびドレイン１７ならびにＰウエル１５
のバイアス用P+拡散領域２１が形成される。こ
の後ゲート酸化膜工程を経てゲート電極２２，２
３ならびに各トランジスタのソース、ドレイン電
極およびバツクゲート電極等が形成される。
にボロンを選択的に拡散する。さらに、Ｎチヤン
ネルトランジスタが形成されるＰウエル領域する
ために、エピタキシヤル層１３上の酸化膜に選択
的に窓あけして、ボロンをＥ＝100kev φ＝1.0〜
3.0×1013cm-2でイオン注入する。そして1200℃、
10時間程度の押し込み拡散を行なう。これによつ
て、絶縁領域のための不純物とＰウエル領域のた
めの不純物が同時に押込まれ、Ｐ基板１１に達す
る絶縁領域１４およびＰウエル領域１５が形成さ
れる。表面から選択的にリンを拡散してＮチヤン
ネルトランジスタのソース１９およびドレイン２
０ならびにＰチヤンネルトランジスタのバツクゲ
ートバイアス用N+領域１８が形成され、そして
ボロンを拡散してＰチヤンネルトランジスタソー
ス１６およびドレイン１７ならびにＰウエル１５
のバイアス用P+拡散領域２１が形成される。こ
の後ゲート酸化膜工程を経てゲート電極２２，２
３ならびに各トランジスタのソース、ドレイン電
極およびバツクゲート電極等が形成される。
このように、ＰチヤンネルトランジスタＡおよ
びＮチヤンネルトランジスタＢは絶縁領域１４を
利用することによつて、他の素子から電気的に分
離して構成されている。したがつて、Ｐチヤンネ
ルトランジスタＡのバツクゲートは他のＰチヤン
ネルロジツク用トランジスタのバツクゲートバイ
アスと独立にコントロールすることが可能とな
る。すなわち、Ｎチヤンネルトランジスタと同様
にＰチヤンネルトランジスタのオン抵抗を減少す
ることができる。第４図で示したCMOSICの製
造プロセスは、通常のＣ−MOSプロセスと比し
て埋込み形成工程、エピタキシヤル成長工程、お
よび絶縁工程の３工程が増加しているが、今後の
LSIはバイポーラトランジスタと相補型MOSト
ランジスタとを一つの基板上に形成したB1−
CMOSが普及すると予想され、B1−CMOSに於
いては前記の３工程は標準工程なので、本発明に
よつて何らプロセス上の工程数の増加はない。
びＮチヤンネルトランジスタＢは絶縁領域１４を
利用することによつて、他の素子から電気的に分
離して構成されている。したがつて、Ｐチヤンネ
ルトランジスタＡのバツクゲートは他のＰチヤン
ネルロジツク用トランジスタのバツクゲートバイ
アスと独立にコントロールすることが可能とな
る。すなわち、Ｎチヤンネルトランジスタと同様
にＰチヤンネルトランジスタのオン抵抗を減少す
ることができる。第４図で示したCMOSICの製
造プロセスは、通常のＣ−MOSプロセスと比し
て埋込み形成工程、エピタキシヤル成長工程、お
よび絶縁工程の３工程が増加しているが、今後の
LSIはバイポーラトランジスタと相補型MOSト
ランジスタとを一つの基板上に形成したB1−
CMOSが普及すると予想され、B1−CMOSに於
いては前記の３工程は標準工程なので、本発明に
よつて何らプロセス上の工程数の増加はない。
ＰチヤンネルトランジスタＡは、他の素子と電
気的に分離されている為、バツクゲートをフロー
テイングにした場合、バツクゲートはソース電位
とほぼ等しくなりオン抵抗に及ぼすバツクゲート
バイアスの効果は、従来と比して大巾に緩和され
る。この結果、チツプサイズの大きな部分を占め
る出力部のPchトランジスタの面積を大巾に小さ
くできる。
気的に分離されている為、バツクゲートをフロー
テイングにした場合、バツクゲートはソース電位
とほぼ等しくなりオン抵抗に及ぼすバツクゲート
バイアスの効果は、従来と比して大巾に緩和され
る。この結果、チツプサイズの大きな部分を占め
る出力部のPchトランジスタの面積を大巾に小さ
くできる。
第５図は本発明の一実施例を示す等価回路図で
あり、第３図と同一素子は同一記号で示してい
る。本発明においては、第４図で説明したよう
に、Ｐチヤンネルトランジスタは単独に絶縁され
たＮ型領域に形成されるからそのバツクゲート電
圧を制御できる。すなわち、Ｐチヤンネルトラン
ジスタQ1のバツクゲートとなる第４図で示した
バツクゲートバイアス用N+拡散領域１８はＰチ
ヤンネルトランジスタQ6のドレインに接続され
ており、そのトランジスタQ6のソースおよびゲ
ートをそれぞれVDD電源端子およびCONT−２端
子に接続することにより、トランジスタQ1がオ
フのときは、トランジスタQ6がオンとなつてト
ランジスタQ1のバツクゲートはVDDに接続され
る。トランジスタQ1のバツクゲートは、互いの
ソース−ドレイン通路が並列に接続されたＰチヤ
ンネルトランジスタQ8およびＮチヤンネルトラ
ンジスタQ7にされに接続され、トランジスタQ8，
Q7のゲートをそれぞれCONT−１およびCONT
−２端子に接続することにより、トランジスタ
Q1がオンのときトランジスタQ7，Q8もオンとな
つてトランジスタQ1のバツクゲートはそのソー
スに接続される。よつて、トランスミツシヨンゲ
ートを構成するＰチヤンネルトランジスタQ1お
よびＮチヤンネルトランジスタQ2がオンすると、
各々のバツクゲートはソースに接続され、オン抵
抗を小さくできる。しかも、チヤンネル巾を小さ
くできる為にグリツチを悪化させる要因の一つで
あるゲート容量を減少させることが可能である。
又、トランスミツシヨンゲートのＮチヤンネルト
ランジスタQ2側も単独絶縁することが可能であ
り、ラツチアツプを完全に防止することができ
る。他のＰチヤンネルトランジスタQ3，Q6，Q8
はトランジスタQ1が形成された領域とは絶縁さ
れた領域に形成され、Ｎチヤンネルトランジスタ
Q4，Q5，Q7は同様に他のＰウエルに形成される。
あり、第３図と同一素子は同一記号で示してい
る。本発明においては、第４図で説明したよう
に、Ｐチヤンネルトランジスタは単独に絶縁され
たＮ型領域に形成されるからそのバツクゲート電
圧を制御できる。すなわち、Ｐチヤンネルトラン
ジスタQ1のバツクゲートとなる第４図で示した
バツクゲートバイアス用N+拡散領域１８はＰチ
ヤンネルトランジスタQ6のドレインに接続され
ており、そのトランジスタQ6のソースおよびゲ
ートをそれぞれVDD電源端子およびCONT−２端
子に接続することにより、トランジスタQ1がオ
フのときは、トランジスタQ6がオンとなつてト
ランジスタQ1のバツクゲートはVDDに接続され
る。トランジスタQ1のバツクゲートは、互いの
ソース−ドレイン通路が並列に接続されたＰチヤ
ンネルトランジスタQ8およびＮチヤンネルトラ
ンジスタQ7にされに接続され、トランジスタQ8，
Q7のゲートをそれぞれCONT−１およびCONT
−２端子に接続することにより、トランジスタ
Q1がオンのときトランジスタQ7，Q8もオンとな
つてトランジスタQ1のバツクゲートはそのソー
スに接続される。よつて、トランスミツシヨンゲ
ートを構成するＰチヤンネルトランジスタQ1お
よびＮチヤンネルトランジスタQ2がオンすると、
各々のバツクゲートはソースに接続され、オン抵
抗を小さくできる。しかも、チヤンネル巾を小さ
くできる為にグリツチを悪化させる要因の一つで
あるゲート容量を減少させることが可能である。
又、トランスミツシヨンゲートのＮチヤンネルト
ランジスタQ2側も単独絶縁することが可能であ
り、ラツチアツプを完全に防止することができ
る。他のＰチヤンネルトランジスタQ3，Q6，Q8
はトランジスタQ1が形成された領域とは絶縁さ
れた領域に形成され、Ｎチヤンネルトランジスタ
Q4，Q5，Q7は同様に他のＰウエルに形成される。
以上述べたように、本発明によれば、Ｐおよび
Ｎチヤンネルトランジスタのバツクゲートを任意
の電位に設定でき、信号を通している間に信号レ
ベルに応じてバツクゲートバイアスを変えてやる
などCMOSのアナログ回路特有の使用法へ応用
することが可能である。トランジスタQ1，Q2の
オン時に接続すべき各バツクゲートをそれぞれ
VDD、Vss電源としたが、IN／OUT端子又は
OUT／IN端子に供給される信号よりも高い電位
点および低い電位点に各バツクゲートをそれぞれ
接続すればよい。
Ｎチヤンネルトランジスタのバツクゲートを任意
の電位に設定でき、信号を通している間に信号レ
ベルに応じてバツクゲートバイアスを変えてやる
などCMOSのアナログ回路特有の使用法へ応用
することが可能である。トランジスタQ1，Q2の
オン時に接続すべき各バツクゲートをそれぞれ
VDD、Vss電源としたが、IN／OUT端子又は
OUT／IN端子に供給される信号よりも高い電位
点および低い電位点に各バツクゲートをそれぞれ
接続すればよい。
なお、本発明は、ALゲートについて述べたが
シリコンゲート、高耐圧プロセスなどにも適用で
きることは言うまでもない。又、バツクゲートを
フローテイングで使用する場合はバツクゲートバ
イアス用N+拡散領域は必ずしも必要でない。さ
らにMOS部分はPchE／DMOSなどでも良く、同
一チツプ上にバイポーラトランジスタ、抵抗など
バイポーラデバイスを含んでいても本発明の主旨
からはずれない限り有効である。
シリコンゲート、高耐圧プロセスなどにも適用で
きることは言うまでもない。又、バツクゲートを
フローテイングで使用する場合はバツクゲートバ
イアス用N+拡散領域は必ずしも必要でない。さ
らにMOS部分はPchE／DMOSなどでも良く、同
一チツプ上にバイポーラトランジスタ、抵抗など
バイポーラデバイスを含んでいても本発明の主旨
からはずれない限り有効である。
第１図は従来のCMOS ICの模式的構造断面
図、第２図はＰチヤンネルトランジスタ、Ｎチヤ
ンネルトランジスタ、およびトランスミツシヨン
ゲートそれぞれのオン抵抗を示す図、第３図は従
来のトランスミツシヨンゲートを利用して信号転
送回路の等価回路図、第４図は本発明の一実施例
による回路が構成されるCMOS ICの模式的構造
断面図、第５図は本発明の一実施例による等価回
路図である。 １……Ｎ型基板、２……Ｐウエル、３，４……
Ｐチヤンネルトランジスタのソース、ドレイン、
５……Pchトランジスタバツクゲートバイアス用
N+拡散領域、６，７……Ｎチヤンネルトランジ
スタのソース、ドレイン、８……Nchトランジス
タバツクゲートバイアス用P+拡散領域（ガード
リングを兼ねる）、９……Pchトランジスタゲー
ト、１０……Nchトランジスタゲート、１１……
Ｐ型基板、１２……N+埋込み層、１３……Ｎ型
エピタキシヤル層、１４……P+絶縁領域、１５
……Ｐウエル、１６，１７……Pchトランジスタ
Ｓ／Ｄ、１８……Pchトランジスタバツクゲート
バイアス用N+拡散領域、１９，２０……Nchト
ランジスタＳ／Ｄ、２１……Nchトランジスタバ
ツクゲートバイアス用P+拡散領域（ガードリン
グを兼ねる）、２２……Pchトランジスタゲート、
２３……Nchトランジスタゲート、Ａ……Pchト
ランジスタ、Ｂ……Nchトランジスタ、Q1乃至
Q8……トランジスタ。
図、第２図はＰチヤンネルトランジスタ、Ｎチヤ
ンネルトランジスタ、およびトランスミツシヨン
ゲートそれぞれのオン抵抗を示す図、第３図は従
来のトランスミツシヨンゲートを利用して信号転
送回路の等価回路図、第４図は本発明の一実施例
による回路が構成されるCMOS ICの模式的構造
断面図、第５図は本発明の一実施例による等価回
路図である。 １……Ｎ型基板、２……Ｐウエル、３，４……
Ｐチヤンネルトランジスタのソース、ドレイン、
５……Pchトランジスタバツクゲートバイアス用
N+拡散領域、６，７……Ｎチヤンネルトランジ
スタのソース、ドレイン、８……Nchトランジス
タバツクゲートバイアス用P+拡散領域（ガード
リングを兼ねる）、９……Pchトランジスタゲー
ト、１０……Nchトランジスタゲート、１１……
Ｐ型基板、１２……N+埋込み層、１３……Ｎ型
エピタキシヤル層、１４……P+絶縁領域、１５
……Ｐウエル、１６，１７……Pchトランジスタ
Ｓ／Ｄ、１８……Pchトランジスタバツクゲート
バイアス用N+拡散領域、１９，２０……Nchト
ランジスタＳ／Ｄ、２１……Nchトランジスタバ
ツクゲートバイアス用P+拡散領域（ガードリン
グを兼ねる）、２２……Pchトランジスタゲート、
２３……Nchトランジスタゲート、Ａ……Pchト
ランジスタ、Ｂ……Nchトランジスタ、Q1乃至
Q8……トランジスタ。
Claims (1)
- １ ソース−ドレインが互いに並列に接続されて
同時にオン、オフ制御される第１極性の第１トラ
ンジスタおよび第２極性の第２トランジスタで構
成されたトランスミツシヨンゲート構成の信号転
送回路において、前記第１トランジスタを前記第
１極性の他のトランジスタが形成された領域から
絶縁された半導体層上の第１の領域に形成し、前
記第２トランジスタを前記第２極性の他のトラン
ジスタが形成された領域から絶縁された半導体層
上の第２の領域に形成し、かつ前記第１トランジ
スタおよび第２トランジスタのバツクゲートとソ
ースとの間に、これら第１トランジスタおよび第
２トランジスタと同時にオン、オフ動作されるト
ランジスタをそれぞれ接続し、前記第１トランジ
スタおよび第２トランジスタのバツクゲートと低
電位との間に、これら第１トランジスタおよび第
２トランジスタと逆にオン、オフ動作されるトラ
ンジスタをそれぞれ接続したことを特徴とする信
号転送回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7498683A JPS59201521A (ja) | 1983-04-28 | 1983-04-28 | 信号転送回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7498683A JPS59201521A (ja) | 1983-04-28 | 1983-04-28 | 信号転送回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59201521A JPS59201521A (ja) | 1984-11-15 |
| JPH0334253B2 true JPH0334253B2 (ja) | 1991-05-22 |
Family
ID=13563105
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7498683A Granted JPS59201521A (ja) | 1983-04-28 | 1983-04-28 | 信号転送回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59201521A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57173228A (en) * | 1981-04-20 | 1982-10-25 | Hitachi Ltd | Mos-fet switch |
-
1983
- 1983-04-28 JP JP7498683A patent/JPS59201521A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57173228A (en) * | 1981-04-20 | 1982-10-25 | Hitachi Ltd | Mos-fet switch |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59201521A (ja) | 1984-11-15 |
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