JPS59195310A - 同期方式 - Google Patents
同期方式Info
- Publication number
- JPS59195310A JPS59195310A JP6938783A JP6938783A JPS59195310A JP S59195310 A JPS59195310 A JP S59195310A JP 6938783 A JP6938783 A JP 6938783A JP 6938783 A JP6938783 A JP 6938783A JP S59195310 A JPS59195310 A JP S59195310A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- control voltage
- oscillator
- magnetic tape
- supplied
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ）発明の技術分野
本発明は磁気テープ装置等の記録媒体上の複数のチャネ
ルに同時に記録した情報を曲性ずる情報再生装置の同期
回路（フェーズロックループ回路）に係り、特に情報の
再生時に発生ずるピークシフト等の影響を軽減し、安定
なりロックを供給する同期方式に関する。
ルに同時に記録した情報を曲性ずる情報再生装置の同期
回路（フェーズロックループ回路）に係り、特に情報の
再生時に発生ずるピークシフト等の影響を軽減し、安定
なりロックを供給する同期方式に関する。
（ｂ）従来技術と問題点
磁気テープ装置等の多チャネルで情報を記録／再生する
装置では、各チャネル毎に独立して再生信号に同期する
同期回路（フェーズロックループ回路）を設けており、
且つ発振器を制御する制御信号を各同期回路自身のみに
帰還している為、再生信号のピークシフト等の影響を受
は不安定となる問題がある。
装置では、各チャネル毎に独立して再生信号に同期する
同期回路（フェーズロックループ回路）を設けており、
且つ発振器を制御する制御信号を各同期回路自身のみに
帰還している為、再生信号のピークシフト等の影響を受
は不安定となる問題がある。
第１図は従来のフェーズロックループ（ＰＬＬ）回路を
示す。再生パルスが入力より入り、位相差検出回路１で
電圧制御発振器３の出力と位相差を検出し、フィルタ２
を経て位相差に基づ（電圧を電圧制御発振器３に帰還し
、再生パルスに同期したクロックを出力より送出する。
示す。再生パルスが入力より入り、位相差検出回路１で
電圧制御発振器３の出力と位相差を検出し、フィルタ２
を経て位相差に基づ（電圧を電圧制御発振器３に帰還し
、再生パルスに同期したクロックを出力より送出する。
上記回路を各チャネル毎に独立に設けている為、再生信
号にピークシフトがあると基準となる再生信号がＰ’Ｌ
Ｌ回路から見ると位相差を持つこととなるのでクロック
が変動する。ピークシフトは磁気テープに記録される情
報の記録密度が向上し、磁化反転密度が向上する程大き
くなる。従って正確なりロックを必要とする西密度記録
程クロックの変動が大きいという欠点がある。
号にピークシフトがあると基準となる再生信号がＰ’Ｌ
Ｌ回路から見ると位相差を持つこととなるのでクロック
が変動する。ピークシフトは磁気テープに記録される情
報の記録密度が向上し、磁化反転密度が向上する程大き
くなる。従って正確なりロックを必要とする西密度記録
程クロックの変動が大きいという欠点がある。
（ｃ）発明の目的
本発明の目的は上記欠点を除く為、上記不安疋の原因と
なるピークシフトは各チャネルに毎に相関が無く、独立
に発生し、又磁気テープの走行速度変動、ダイナミック
スキュー等の変動分は各チャネルに相関があることに着
目し、相関部分のみ取り出して分離し、ピークシフトの
影響を除く為、磁気テープの走行速度変動やダイナミッ
クスキュー等は負帰還して消去し、各チャネルを平均し
た制御電圧で各チャネルの電圧制御発振器の制御を行う
同期方式を提供することにある。
なるピークシフトは各チャネルに毎に相関が無く、独立
に発生し、又磁気テープの走行速度変動、ダイナミック
スキュー等の変動分は各チャネルに相関があることに着
目し、相関部分のみ取り出して分離し、ピークシフトの
影響を除く為、磁気テープの走行速度変動やダイナミッ
クスキュー等は負帰還して消去し、各チャネルを平均し
た制御電圧で各チャネルの電圧制御発振器の制御を行う
同期方式を提供することにある。
（４）発明の構成
本発明の構成は複数のチャネルで同時に記録した情報を
再生するのに用いるクロックをフェーズロックループ回
路により発生ずる同期回路に於いて、該フェーズロック
ループ回路の電圧制御発振器に供給する制御電圧を、各
チャネルの平均値より求め、且つ該各チャネルの平均値
に含まれるスキュー等による変動を抽出し負帰還して消
去する様にしたものである。
再生するのに用いるクロックをフェーズロックループ回
路により発生ずる同期回路に於いて、該フェーズロック
ループ回路の電圧制御発振器に供給する制御電圧を、各
チャネルの平均値より求め、且つ該各チャネルの平均値
に含まれるスキュー等による変動を抽出し負帰還して消
去する様にしたものである。
（ｅ）発明の実施例
第２図は本発明の一実施例を示す回路のブロック図であ
る。本実施例は５チヤネルの場合を示すが基本的には何
チャネルでも同じである。Ｐ Ｌ ］、。
る。本実施例は５チヤネルの場合を示すが基本的には何
チャネルでも同じである。Ｐ Ｌ ］、。
回路４〜８は第１図と内容は同一である。しかしピーク
シフトの影響を除く為、各チャネルのフィルタ２の出力
を平均して磁気テープの走行速度の平均を求め、且つス
キューは磁気テープの中心からの傾斜を検出し負帰還す
ることで打ち消すように制御するものである。
シフトの影響を除く為、各チャネルのフィルタ２の出力
を平均して磁気テープの走行速度の平均を求め、且つス
キューは磁気テープの中心からの傾斜を検出し負帰還す
ることで打ち消すように制御するものである。
入力より入った再生パルスはＰＬＬ回路４の位相差検出
回路１で電圧制御発振器３の出力と位相差を検出され、
フィルタ２に入るがフィルタ２の出力は直接電圧制御発
振器３に入らず、平均値検出回路９に入る。ＰＬＬ回路
５．６．７．８のフィルタ２よりも平均値検出回路９に
出力が入り、平均値検出回路９は磁気テープの走行速度
の平均値に基づく制御電圧を求めアナログ和回路１７及
び１８に送出する。アナログ和回路１７．１８を出た制
御電圧は抵抗Ｒ１、）ン２、Ｒ３，１２４により分圧さ
れ差分増幅器１０．１１．１２．１；）に入る。又ＰＬ
Ｌ回路４．５．７．８の各フィルタ２からスキューに基
づく差を含む制御電圧が差分増幅器１０〜１３に入り、
アナログ和回路１４及び１５で夫々加算される。オペア
ンプ１６はアナログ和回路１４．１５の出力をアナログ
和回路１７にはそのまま、アナログ和回路１８には極性
を反転する反転回路１９を経て送出し、ＰＬＬ、回路６
からのスキュー分の差だけ打ち消す方向で帰還する。従
ってＰＬＬ回！／８４．５．６．７．８の各電圧発振器
３は磁気テープの平均走行速度で制御電圧が与えられる
ことでピークシフトの影響が消滅し、スキューの発生で
該平均走行速度が変動する影響も打ち消された安定した
制御電圧により制御される為、安定したクロックを供給
することが出来る。
回路１で電圧制御発振器３の出力と位相差を検出され、
フィルタ２に入るがフィルタ２の出力は直接電圧制御発
振器３に入らず、平均値検出回路９に入る。ＰＬＬ回路
５．６．７．８のフィルタ２よりも平均値検出回路９に
出力が入り、平均値検出回路９は磁気テープの走行速度
の平均値に基づく制御電圧を求めアナログ和回路１７及
び１８に送出する。アナログ和回路１７．１８を出た制
御電圧は抵抗Ｒ１、）ン２、Ｒ３，１２４により分圧さ
れ差分増幅器１０．１１．１２．１；）に入る。又ＰＬ
Ｌ回路４．５．７．８の各フィルタ２からスキューに基
づく差を含む制御電圧が差分増幅器１０〜１３に入り、
アナログ和回路１４及び１５で夫々加算される。オペア
ンプ１６はアナログ和回路１４．１５の出力をアナログ
和回路１７にはそのまま、アナログ和回路１８には極性
を反転する反転回路１９を経て送出し、ＰＬＬ、回路６
からのスキュー分の差だけ打ち消す方向で帰還する。従
ってＰＬＬ回！／８４．５．６．７．８の各電圧発振器
３は磁気テープの平均走行速度で制御電圧が与えられる
ことでピークシフトの影響が消滅し、スキューの発生で
該平均走行速度が変動する影響も打ち消された安定した
制御電圧により制御される為、安定したクロックを供給
することが出来る。
（ｆ）発明の詳細
な説明したごとく、本発明はピークシフトによるクロッ
クへの影響を除き、安定したクロックの供給が可能とな
る為、面記録密度の磁気テープ装置等に於いてデータの
エラー発生を防止出来るのでその効果は大なるものがあ
る。
クへの影響を除き、安定したクロックの供給が可能とな
る為、面記録密度の磁気テープ装置等に於いてデータの
エラー発生を防止出来るのでその効果は大なるものがあ
る。
第１図は従来のフェーズロックループ（ＰＬＬ）回路を
承す図、第２図は本発明の一実施例を示す回路のブロッ
ク図である。 ■は位相差検出回路、２ばフィルタ、３は電圧制御発振
器、４．５．６．７．８はＰＬＬ回路、９は平均値検出
回路、１０．１１．１２．１３は差分増幅器、１４．１
５．１７．１８はアナログ和回路、１６はオペアンプ、
１９は反転回路である。
承す図、第２図は本発明の一実施例を示す回路のブロッ
ク図である。 ■は位相差検出回路、２ばフィルタ、３は電圧制御発振
器、４．５．６．７．８はＰＬＬ回路、９は平均値検出
回路、１０．１１．１２．１３は差分増幅器、１４．１
５．１７．１８はアナログ和回路、１６はオペアンプ、
１９は反転回路である。
Claims (1)
- 記録媒体上の複数のチャネルに同時に記録した情報を再
生する際、該再生すべき信号に同期したクロックを該各
チャネルに設けられたフェーズロックループ回路により
得る情報再生装置であって、前記フェースロック中の電
圧制御発振器に供給する制御電圧を、前記記録媒体の走
行速度の平均値より決定することを特徴とする同期方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6938783A JPS59195310A (ja) | 1983-04-20 | 1983-04-20 | 同期方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6938783A JPS59195310A (ja) | 1983-04-20 | 1983-04-20 | 同期方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59195310A true JPS59195310A (ja) | 1984-11-06 |
Family
ID=13401126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6938783A Pending JPS59195310A (ja) | 1983-04-20 | 1983-04-20 | 同期方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59195310A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0453253A2 (en) * | 1990-04-20 | 1991-10-23 | International Business Machines Corporation | Timing signal generator for signal processing system |
| US5206769A (en) * | 1990-04-20 | 1993-04-27 | International Business Machines Corporation | Method for controlling a plurality of phase-lock loops from a common frequency control |
-
1983
- 1983-04-20 JP JP6938783A patent/JPS59195310A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0453253A2 (en) * | 1990-04-20 | 1991-10-23 | International Business Machines Corporation | Timing signal generator for signal processing system |
| US5206769A (en) * | 1990-04-20 | 1993-04-27 | International Business Machines Corporation | Method for controlling a plurality of phase-lock loops from a common frequency control |
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