JPS59191095A - 表示装置 - Google Patents
表示装置Info
- Publication number
- JPS59191095A JPS59191095A JP58066512A JP6651283A JPS59191095A JP S59191095 A JPS59191095 A JP S59191095A JP 58066512 A JP58066512 A JP 58066512A JP 6651283 A JP6651283 A JP 6651283A JP S59191095 A JPS59191095 A JP S59191095A
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- JP
- Japan
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- register
- data
- address
- display device
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- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は画１家を表示する表示装置に係り、特に固定
的な自球に重畳して時間と共に変化する画１家を表示す
るための表示装置に関するものである◇卆１図は従来の
この種の表示装置を示すブロック図で、図において（１
）はホスト計＄９、［２）はホスト計ｎ ｔａ ｍから
出力される画素データ、ｔ：３１は画素データ１２）を
１時ｄ己悦するデータバッファレジスタ、（４−１）、
（４−２）はそれぞれデータバッファレジスタ（３）か
ら読出される１累データ、１５１ 、１６１はそれぞれ
メモリプレーン、（７−１） 、 （７−２）はそれぞ
れメモリプレーンｔ５１ 、 ＋６１力１ら挽出される
１１ｆｌＩ索データ、（８）はデータレジスタ、（９）
はブラウンｇ表示装置（以ＦＣＲＴと略記する） 、１
１０）はホスト計昇磯（１）から出力されるアドレス（
８号、Ｌｌ、］ｌはアドレス信号゛、ｌｏ）を１時ｉ己
憶するアドレスレジスタ、（１２−１）、（１２−２）
はそれぞれアドレスレジスタＵυの出力のアドレス信号
である。
的な自球に重畳して時間と共に変化する画１家を表示す
るための表示装置に関するものである◇卆１図は従来の
この種の表示装置を示すブロック図で、図において（１
）はホスト計＄９、［２）はホスト計ｎ ｔａ ｍから
出力される画素データ、ｔ：３１は画素データ１２）を
１時ｄ己悦するデータバッファレジスタ、（４−１）、
（４−２）はそれぞれデータバッファレジスタ（３）か
ら読出される１累データ、１５１ 、１６１はそれぞれ
メモリプレーン、（７−１） 、 （７−２）はそれぞ
れメモリプレーンｔ５１ 、 ＋６１力１ら挽出される
１１ｆｌＩ索データ、（８）はデータレジスタ、（９）
はブラウンｇ表示装置（以ＦＣＲＴと略記する） 、１
１０）はホスト計昇磯（１）から出力されるアドレス（
８号、Ｌｌ、］ｌはアドレス信号゛、ｌｏ）を１時ｉ己
憶するアドレスレジスタ、（１２−１）、（１２−２）
はそれぞれアドレスレジスタＵυの出力のアドレス信号
である。
ＣＲＴ１９）の表示面上の画１家を微小な面積の（２）
累に分解して考えるとき、メモリプレーンｔ５＋ 、
１６） Ｔ ハ各画素の１ＩａＩ累データ（当該自索の
鎖長、色彩等ン衣ずデータをこの明細書では画素データ
という）をその画素の表示面上の位置に対応するアドレ
ス位置に記憶する。メモリプレーン１５）は、たとえば
ホスト計算機（１１でデータ処理をした結果を表示する
文字等をドツトパターン（１つの画素に１つのドツトが
対応する）で表す画１象の画素データを記憶し、メモリ
プレーン（６）は地形等の固定データを８１１着すると
すれは、メモリプレーンンｔ５）の内在は適時更新しな
ければならぬが、メモリプレーン（６）の内容は他の固
定データへの入換え時以外は更耕する必要はない。
累に分解して考えるとき、メモリプレーンｔ５＋ 、
１６） Ｔ ハ各画素の１ＩａＩ累データ（当該自索の
鎖長、色彩等ン衣ずデータをこの明細書では画素データ
という）をその画素の表示面上の位置に対応するアドレ
ス位置に記憶する。メモリプレーン１５）は、たとえば
ホスト計算機（１１でデータ処理をした結果を表示する
文字等をドツトパターン（１つの画素に１つのドツトが
対応する）で表す画１象の画素データを記憶し、メモリ
プレーン（６）は地形等の固定データを８１１着すると
すれは、メモリプレーンンｔ５）の内在は適時更新しな
ければならぬが、メモリプレーン（６）の内容は他の固
定データへの入換え時以外は更耕する必要はない。
ホスト計算機からは画素データ（２）とその鯛累データ
鳴２）の格納届所を指定するアドレス信号＋１０）が出
力され、それぞれデータバッファレジスタ（３）とアド
レスレジスタ（ｌりに１時的に記憶され、テークバッフ
ァレジスタ（３）の内容はアドレスレジスタ（ｌυの内
容か指定するアドレス位置のメモリプレーン（５）又は
１Ｇ）に、書込まれる。
鳴２）の格納届所を指定するアドレス信号＋１０）が出
力され、それぞれデータバッファレジスタ（３）とアド
レスレジスタ（ｌりに１時的に記憶され、テークバッフ
ァレジスタ（３）の内容はアドレスレジスタ（ｌυの内
容か指定するアドレス位置のメモリプレーン（５）又は
１Ｇ）に、書込まれる。
メモリプレーン（５）及び（６）の内在がテークレジス
タＩ８）で重畳されてＣＲＴ（９）に表示されるが、こ
の重畳の、４台、データレジスタ（８）に先に書込まれ
た画素データは、もしその画素テークと同一のアドレス
位置に後から一込まれる画素データが存在すれば、先に
書込まれた画素データが俵がらのゴ込みによって消去さ
れることになる。したがって表示老先度の高い画１家の
画素メモリを伯稍しているメモリプレーンを後からデー
タレジスタ（８）に着込むよう、＋＋１１＃する。珂・
１図について先に見明した夕１」でハメモリプレーン（
６）の内存を最Ｗにデータレジスタ（８）に書込み次に
メモリプレーン、５） ’−） 内ｇ ４１データレジ
スタ＋８）に書込む。データレジスタ（８）の内容をＣ
ＲＴ （９）に表示する手段について（ｒｉ ｏｔ米よ
く矧られているので、その説明を省略する。
タＩ８）で重畳されてＣＲＴ（９）に表示されるが、こ
の重畳の、４台、データレジスタ（８）に先に書込まれ
た画素データは、もしその画素テークと同一のアドレス
位置に後から一込まれる画素データが存在すれば、先に
書込まれた画素データが俵がらのゴ込みによって消去さ
れることになる。したがって表示老先度の高い画１家の
画素メモリを伯稍しているメモリプレーンを後からデー
タレジスタ（８）に着込むよう、＋＋１１＃する。珂・
１図について先に見明した夕１」でハメモリプレーン（
６）の内存を最Ｗにデータレジスタ（８）に書込み次に
メモリプレーン、５） ’−） 内ｇ ４１データレジ
スタ＋８）に書込む。データレジスタ（８）の内容をＣ
ＲＴ （９）に表示する手段について（ｒｉ ｏｔ米よ
く矧られているので、その説明を省略する。
以上のように、従来の装置では、重畳表示すべき画１象
の数だけのメモリプレーンを必要とし、部品数が多く商
価になるという欠点があった。
の数だけのメモリプレーンを必要とし、部品数が多く商
価になるという欠点があった。
この発明は従来のものの上述の欠点を除去するためにな
されたもので、メモリプレーンの数を１つとし、表示曖
先度の最高のもの以外は１＊定のアドレス位１置に書込
まないようにして表示画先度の最簡の一諌の１［！ｌＩ
素データが他の１１象の画素データにより消去されるこ
とのないようにし、部品数が少−＜、シたがって安価な
表示装置を提供することを目的としている。
されたもので、メモリプレーンの数を１つとし、表示曖
先度の最高のもの以外は１＊定のアドレス位１置に書込
まないようにして表示画先度の最簡の一諌の１［！ｌＩ
素データが他の１１象の画素データにより消去されるこ
とのないようにし、部品数が少−＜、シたがって安価な
表示装置を提供することを目的としている。
以下、この発明の実施列について説明する。矛２図はこ
の発明の一実施例を示すブロック図で、壜・１図と同一
符号は同−又は相尚部分？示し車複した説明を省ＩＢ？
）する。Ｕりは優先度判定及びＩｆｌｌ （ｔｖ回路で
ある。
の発明の一実施例を示すブロック図で、壜・１図と同一
符号は同−又は相尚部分？示し車複した説明を省ＩＢ？
）する。Ｕりは優先度判定及びＩｆｌｌ （ｔｖ回路で
ある。
ホスト計算機（１）では、画素データ（２）を表示曖先
度の最も低いｕ！！Ｉ＋家のものから１ｊｌｌｔ次出力
するが、メモリプレーン（５）に書込むテークのあると
きは、優先度の高いデータ送出時に特別の識別符号を付
与するものとし、この識別符号の勺燕を愛先度刊定及び
制御回路す３）で利足して、この識別符号を有する画素
データ（２）はこれを書込むべき画素テーク（２−１）
として出力しデータバッファレジスタ（３）に一時記憶
し、これをメモリプレーン（５）に舊込む。
度の最も低いｕ！！Ｉ＋家のものから１ｊｌｌｔ次出力
するが、メモリプレーン（５）に書込むテークのあると
きは、優先度の高いデータ送出時に特別の識別符号を付
与するものとし、この識別符号の勺燕を愛先度刊定及び
制御回路す３）で利足して、この識別符号を有する画素
データ（２）はこれを書込むべき画素テーク（２−１）
として出力しデータバッファレジスタ（３）に一時記憶
し、これをメモリプレーン（５）に舊込む。
この際のアドレスはアドレステーク・１（））がアドレ
スレジスタＬＬｌ）’ｒ介してアドレス値上（＋−２１
として与えられる。
スレジスタＬＬｌ）’ｒ介してアドレス値上（＋−２１
として与えられる。
したがって、全データの岨がホスト計算１・１１から送
出され終った時には、メモリープレーン（５）にはそれ
ぞれのアドレスに最も愛先曳の旨いテークか裕結されて
いることになる。
出され終った時には、メモリープレーン（５）にはそれ
ぞれのアドレスに最も愛先曳の旨いテークか裕結されて
いることになる。
メモリプレーン（５）に格納されている。ｔａｉ素テー
デーＡ出されてデータレジスタ（８）に七七込まれる。
デーＡ出されてデータレジスタ（８）に七七込まれる。
データレジスタ（８）の内存を杭用してｃｔｔ’ｒ ＋
！Ｊｌに表示することは従来の装、ｄと同様である。
！Ｊｌに表示することは従来の装、ｄと同様である。
以上のようにこの発明によれは表示波先度の異なる暎数
の画（家の谷画累データを１枚のメモリプレーン円（二
重音してｄ己１意するよう（二ｆ再Ｊ或したので、装置
をゲ１曲にすることができ、部品点数を目１１減したこ
とにより値打１１．ｆを同上させることができる０
の画（家の谷画累データを１枚のメモリプレーン円（二
重音してｄ己１意するよう（二ｆ再Ｊ或したので、装置
をゲ１曲にすることができ、部品点数を目１１減したこ
とにより値打１１．ｆを同上させることができる０
〕・１図は従来の装置を示すブロック図、矛２図はこの
発明の一実施例な示すブロック図である。 （１）・・・ホスト計算機、＋３）・・・データバツフ
ァレジスタ、（５）・・・メモリプレーン、（８）・・
・データレジスタ、（０）・・・ＣＲＴ、ｕυ・・・ア
ドレスレジスタ、（，１３１・・・後先度判定及び制御
回路。 なお、図中同一符号は同−又は相当Ｂ８ｖＪ分をボす。 代理人 人 看 増 雄 第１図 第２図 ５
発明の一実施例な示すブロック図である。 （１）・・・ホスト計算機、＋３）・・・データバツフ
ァレジスタ、（５）・・・メモリプレーン、（８）・・
・データレジスタ、（０）・・・ＣＲＴ、ｕυ・・・ア
ドレスレジスタ、（，１３１・・・後先度判定及び制御
回路。 なお、図中同一符号は同−又は相当Ｂ８ｖＪ分をボす。 代理人 人 看 増 雄 第１図 第２図 ５
Claims (1)
- ブラウン管表示装置と、このブラウン管表示装置の表示
面上の画ｉ家を微小な面積の画素に分解して考えるとき
各画素の画素データを当該画素の上記表示面上の位置に
対応するアドレス位置に記憶するデータレジスタと、こ
のデータレジスタに書込むための画素データを上記デー
タレジスタのアドレスに対応するアドレス位置に記はす
るメモリプレーンと、上記ブラウン前表示装置に互に厘
資して表示するための欠数種類の１ｔｌｌｊ＆に対する
各画素データを衣示憂先〈の高低に応じて上記メモリプ
レーンに誉込むように慶先度判定及び畳込みを制御する
後先度判定及び制御回路と、ｌ込みが決定された画素デ
ータをバッファレジスタに一時記憶する手段と、このバ
ッファレジスタに一時記憶される画素データを上記メモ
リプレーンに書込むアドレス信号を一時記憶するアドレ
スレジスタと、上記浸先度判定及び制御回路の制御によ
り上記バッファレジスタの内容を上記メモリプレーン内
の上記アドレスレジスタの内容により指定されるアドレ
ス位置に簀込む手段と、上記メモリプレーンの内容を読
出して上記データレジスタに招込み、上記データレジス
タの内容を読出して上記ブラウン管表示装置に表示する
手段とを備えた表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58066512A JPS59191095A (ja) | 1983-04-13 | 1983-04-13 | 表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58066512A JPS59191095A (ja) | 1983-04-13 | 1983-04-13 | 表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59191095A true JPS59191095A (ja) | 1984-10-30 |
Family
ID=13317969
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58066512A Pending JPS59191095A (ja) | 1983-04-13 | 1983-04-13 | 表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59191095A (ja) |
-
1983
- 1983-04-13 JP JP58066512A patent/JPS59191095A/ja active Pending
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