JPS59188162A - Semiconductor integrated circuit device - Google Patents
Semiconductor integrated circuit deviceInfo
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- JPS59188162A JPS59188162A JP58226204A JP22620483A JPS59188162A JP S59188162 A JPS59188162 A JP S59188162A JP 58226204 A JP58226204 A JP 58226204A JP 22620483 A JP22620483 A JP 22620483A JP S59188162 A JPS59188162 A JP S59188162A
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Abstract
Description
【発明の詳細な説明】
この発明は半導体集積回路装置に関し、特に同・基＆−
ににバイポーラトランジスタと相補型電界効果トランジ
スタ（以下ＣＭＯ８）ランジスタという。）とを形成し
た、いわゆるＢｉ−ＣＭＯ３）ランジスタに関する。[Detailed Description of the Invention] The present invention relates to a semiconductor integrated circuit device, and in particular to a semiconductor integrated circuit device.
They are also called bipolar transistors and complementary field effect transistors (hereinafter referred to as CMO8) transistors. ), it relates to a so-called Bi-CMO3) transistor.
このｆｆｆｉのＢ ｉ −ＣＭ （’、） Ｓ ）ラン
ジスタの従来の製造方法は第１図（ｌ＼）ないしくに）
に示す通りである。The conventional manufacturing method of this fffi B i -CM (',) S ) transistor is shown in Figure 1 (l\) and above).
As shown.
即ち
（７＼）Ｉ）型シリコン基板１０に第１のマスク１１を
用いてＮ”型埋込Ｍ４１２を拡散する。That is, the N'' type buried M412 is diffused into the (7\)I) type silicon substrate 10 using the first mask 11.
（Ｂ）基板１０＋にＮ型のエピタキシャル層１３を成長
させる。(B) An N-type epitaxial layer 13 is grown on the substrate 10+.
（Ｃ）開口２０を有する第２のマスク２１を用いてＰ型
拡散を行ない、バイポーラ素子を分離するためのＰ＋型
の分離領域１４を形成する。(C) P type diffusion is performed using a second mask 21 having an opening 20 to form a P+ type isolation region 14 for isolating the bipolar elements.
（Ｄ）次いで、開口３０を有する第３のマスク；（１を
用いてＮチャンネルＭＯ３）ランノスタ用のＰ−ウェル
１５をＰ型拡散により形成する。このとき分離！ＩＩ域
１４のｒゝ゛層も拡散が進み、基板１（）に到達し分離
が完成する。(D) Next, a third mask having an opening 30; (using 1, a P-well 15 for an N-channel MO3) runnostar is formed by P-type diffusion. Separation at this time! Diffusion also progresses in the r' layer in the II region 14, reaching the substrate 1 () and separation is completed.
（Ｅ）次いで第４のマスク４１を用いてバイポーラ素子
のベース領域１Ｇ、ＣＭＯ８素子のＰチャンネルＭ Ｏ
Ｓ ＋・ランジ又夕のソース・ドレイン領域１７ａ、１
７ｂ、ＮチャンネルＭＯ３）ランジスタのＰ゛チヤンネ
ルスＹ／バ１１３を形成するためのＮ“型拡散を行なう
。(E) Next, using the fourth mask 41, the base region 1G of the bipolar element and the P channel MO of the CMO8 element are removed.
S + range source/drain region 17a, 1
7b, N" type diffusion to form the P channel Y/bar 113 of the transistor (N channel MO3).
（Ｆ）その後第５のマスク５１を用いてバイポーラ素子
のエミッタ領域１９、ＣＭＯＳ素ｒのＮチャンネルＭＯ
８）ランジスタのソース・トレイン領域２ （ｌ ａ
、 ２ （，１ｂ、 Ｉ：”チャンネルＭＯ８）ランン
ス夕のチャンネルストッパ２２を形成するためのＮ゛型
拡散を行なう。(F) After that, using the fifth mask 51, the emitter region 19 of the bipolar device, the N-channel MO of the CMOS device r.
8) Source train area 2 of transistor (l a
, 2 (, 1b, I:"channel MO8) Perform N' type diffusion to form the channel stopper 22 of the Lancer.
（に）そしてＣへ４０Ｓ素子の各ＭＯ３）ランジスタの
デー１となる部分にゲート酸化膜を形成し、コンタクト
ホトリソン＋ Ａ Ｉ配線等の−１−程を経てＢｉ −
Ｃぺ（ＯＳ構造が完成される。A gate oxide film is formed on the part that will become D1 of each MO3) transistor of the 40S element, and Bi -
Cpe (OS structure is completed.
に述のように従来の製造方法においては、バイポーラ素
子用の分離領域を形成するための］ユ程（１５１図Ｃ）
とウェルを形成するための工程（第１図Ｄ）とを必要と
しており、また」−記者工程に別個のマスク２１と３１
とを用意しなげればならなかった。In the conventional manufacturing method, as described in Figure 151C, a
and a step for forming the well (FIG. 1D), and also requires separate masks 21 and 31 for the reporter step.
I had to prepare.
さらに、Ｂｉ−ＣＭＯ８）ランジスタにおいては、寄生
トランジスタのラッチアップを防止する必要かあり、従
来は、このランチアップを防止するため寄生トランジス
タのエミッタ、コレクタ、ベース各領域の濃度プロファ
イルをパラメータに入れた各寄生１ランシ゛スクのスケ
ールディメンションを決冗しなければならず設計的にも
困難な問題を含んでいた。Furthermore, in Bi-CMO8) transistors, it is necessary to prevent parasitic transistor latch-up. Conventionally, to prevent this launch-up, the concentration profiles of the emitter, collector, and base regions of the parasitic transistor were included as parameters. The scale dimension of each parasitic disk must be made redundant, which poses a difficult problem in terms of design.
この発明は−１−述の事情に鑑みてなされたもので、１
：３ ｉ −ＣＭ’ＯＳ ）ランジスタにおいて、バイ
ポーラトランジスタのは分離とＣＭＯ８）ランジスタの
ウェルの形成とを１つのマスクによって１つの工程で行
なめことにより、従来の製造方法に比してマスク数と工
程数とを低減できるとともに寄生トランジスタ［二よる
ラッチアンプを効果的に防止でトるＴ３ ｉ −（じＭ
ＯＳ）ランンスタを提供することを目的とするものであ
る。This invention was made in view of the circumstances mentioned above.
:3i-CM'OS) transistor, the separation of the bipolar transistor and the formation of the well of the CMO8) transistor can be performed in one process using one mask, which reduces the number of masks compared to the conventional manufacturing method. It is possible to reduce the number of process steps and effectively prevent the latch amplifier caused by the parasitic transistor
The purpose is to provide a running system (OS).
以下にこの発明の一実施例を図面とともに説明する。An embodiment of the present invention will be described below with reference to the drawings.
第２図（、）ないしくｆ）は本発明の一実施例に係るＩ
ｌ！ｉ−ＣＭＯ３）ランジスタの製造方法を工程順に示
すものである。FIG. 2(,) to f) are I according to an embodiment of the present invention.
l! A method for manufacturing an i-CMO3) transistor is shown in order of steps.
（、） たとえば［１ｌ）ＯＪ方位でＩ Ｏ” ／
（：Ｔ１１３の不純物濃度を有するＰ型半導体にでなる
基本１００にＳｉ Ｏ２膜にてなる第１のマスク６１の
［ｊ旧］６２゜６３を介してリンを選択拡散して、たと
えば不純物濃度３ Ｘ １ （１１９／ｃｍ′のＮ“型
埋込層］ （１１２、］０３を形成する。(,) For example, [1l) I O” /
(: Phosphorus is selectively diffused into the base 100, which is a P-type semiconductor having an impurity concentration of T113, through the [j old] 62° 63 of the first mask 61 made of a SiO2 film, and the impurity concentration is, for example, 3. X 1 (N" type buried layer of 119/cm') (112, ]03 is formed.
（１〕）次にマスク６Ｊを除去した後、基体１００−１
．にたとえばホロンを用いて５− ＨＩＸＩ（１”／ｃ
Ｉｏ″′の１：鈍物濃度で、１）型１′、導体層］ （
１４を膜厚６・］（）μでエピタキシャル成長法により
形成する。(1) Next, after removing the mask 6J, the base 100-1
．． For example, using a holon, 5-HIXI (1”/c
1 of Io″′: obtuse concentration, 1) type 1′, conductor layer] (
14 is formed with a film thickness of 6.]()μ by epitaxial growth.
（（：）このＦ）型半導体層１（）４に第２のマスク７
１を用い′Ｃ開に１７２，７３を介して、リンイオンを
６（ｉＫｅＶで４ Ｘ ］ ０１２／ｃｎ＋３で注入し
、さらにたとえば１５時間拡散して、埋込層１０２ 、
１０３−ににバイポーラ素子側のＮウェル１．０５ 、
ＣＭＯ３側のＮウェル１（）６を形成する。Ｎウェル１
（）５はバイポーラトランジスタのコレクタ領域となる
。Ｎウェル１（）５はエピタキシャル成長層であるＩ）
型半導体層］ ＋１１．１によって分離される。((:) A second mask 7 is applied to this F) type semiconductor layer 1()4.
Phosphorus ions are implanted at 6 (4×]012/cn+3 at iKeV through 172 and 73 using 1, and are further diffused for, for example, 15 hours to form the buried layer 102,
103-N well 1.05 on the bipolar element side,
N well 1()6 on the CMO3 side is formed. N well 1
( ) 5 becomes the collector region of the bipolar transistor. N well 1 () 5 is an epitaxially grown layer I)
type semiconductor layer] separated by +11.1.
（（ｊ）次に第３のマスク８１の開口８２ａ、８２１＋
。((j) Next, the openings 82a, 821+ of the third mask 81
.
七；２（・、８２ｄ、８２ｅを介して、ボロンを用いて
不純物濃度ｎ −８Ｘ ｉ ｆ） ”／ｃＨ”のＰ°型
の半導木ノビ；を］ル、散により形成して、バイポーラ
素ｒ側のＮウェル１０５にパイポーラトランジ゛スタの
ベース領域１０７を形成するとともに、ＣＭＯ３）ラン
ノ′スタ側のＮウェル１０６にはＰチャンネルＭ ＯＳ
トランジスタのソース１ ｆ） ８とドルイン］ （１
９ならびにＮウェル１０６に隣接したＰ型領域１１０に
は、この領域１１０の表面の導電型が反転するのを防止
するチャンネルストッパ］］ｉ、１１２を形成する。7; 2 (-, 82d, 82e, using boron to form a P° type semiconductor tree of impurity concentration n -8X if) ``/cH'' by dispersing A bipolar transistor base region 107 is formed in the N-well 105 on the element r side, and a P-channel MOS is formed in the N-well 106 on the CMO3) runno star side.
Transistor source 1 f) 8 and Druin] (1
9 and the P-type region 110 adjacent to the N-well 106, a channel stopper]]i, 112 is formed to prevent the conductivity type of the surface of this region 110 from being reversed.
（ｅ）次に第４のマスク９１の開口９２ ａ、 ９２１
）。(e) Next, the openings 92 a and 921 of the fourth mask 91
).
９２ｃ、９２ｄを介して、リンを用いて不純物濃度３０
１９／ｃｍ３のＮ”型半導体層を拡散により形成して、
バイポーラトランジスタのエミッタ領域１１３を形成す
るとともに、Ｐ壁領域１１１）において、チャンネルス
トッパ１１１，１１２の内側にＮチャンネルＭ（’）Ｓ
）ランジスタのソース１１４トドレイン１１５を形成す
る。またへ′イポーラ素子側のＮウェルｊ（）５には接
続電極とのオーミックコンタクトを改善するためのＮ＋
領域］１６を形成する。Through 92c and 92d, the impurity concentration is 30 using phosphorus.
19/cm3 of N” type semiconductor layer is formed by diffusion,
In addition to forming the emitter region 113 of the bipolar transistor, an N-channel M(')S is formed inside the channel stoppers 111 and 112 in the P wall region 111).
) forming the source 114 and drain 115 of the transistor; Furthermore, in the N well j()5 on the Ipolar element side, N+ is added to improve the ohmic contact with the connection electrode.
area] 16 is formed.
（ｆ） その後公知の方法により、ＰＭＯ］ランシス
タ側のドレイン１０９とソース１０８に跨るデート５１
０２層１１７を形成して、その上にケ゛−ト電極１１８
を形成するー・方、ＮＭＯ８）ランノスタ１則のドレイ
ン１１５とソース１ ］ ４とに２．る’ｒ” −）
Ｓ ｉ（） ７層１１（Ｊを形成しで、その上にデー１
電極１２０を形成する。(f) After that, by a known method, the date 51 spanning the drain 109 and source 108 on the PMO transistor side is
02 layer 117 is formed, and a gate electrode 118 is formed on it.
To form NMO8) drain 115 and source 1]4 and 2. ru'r"-)
S i ( ) 7 layers 11 (J are formed and data 1 is formed on it.
Electrodes 120 are formed.
さらに各ＭＯ３）ランノスタのソースとドレインならび
にバイポーラトランジスタのコレクタ。Furthermore, the source and drain of each MO3) runnostar and the collector of the bipolar transistor.
ベース、エミッタに電ｊｋ ｌ ２０ないし１２６を形
成１−る。Electrical charges jk l 20 to 126 are formed at the base and emitter.
］：、述のようにして、Ｎウェル１（）５にてなるコレ
クタとベース１０マとエミッタ１１３と（こぶってバイ
ポーラトランジスタが構成され、また５ｉＯ１層１１７
をゲート絶縁膜、電極１１；３をゲート電（砥とし、ソ
ース１ （１８、）レイン１０つとその間のＮ型領域を
チャンネルとするＰチャンネルＭ （’） Ｓ ｌラン
ンスタおよび５層０７層１１９をデート絶縁膜、電極１
２０をデート電捧とし、ソース］１．十とドレイン１１
５とその間のＰ壁領域をチャンネルとするＮチャンネル
ＭＯＳ ）ランジスタが構成される。またバイポーラト
ランジスタはエピタキシャル成長層であるＰ型半導（イ
（層１（Ｊ４によって分離されている。]: As described above, a bipolar transistor is formed by forming the collector, base 10, and emitter 113 formed by the N well 1()5, and the 5iO1 layer 117.
is a gate insulating film, electrode 11; Date insulating film, electrode 1
20 as a date and source] 1. 10 and drain 11
An N-channel MOS (MOS) transistor is constructed in which the channel is the P-wall region between 5 and 5 and the P wall region therebetween. The bipolar transistor is separated by a P-type semiconductor layer 1 (J4), which is an epitaxially grown layer.
なお、二の発明においてはＮ″埋込層１０３をｐｔＳ３
図のように形成してもよい。Note that in the second invention, the N″ buried layer 103 is ptS3.
It may be formed as shown in the figure.
以上の説明から１゛１ｊかるように、ト述の実施例によ
ればＢｉ−ＣＭＯＳトランジスタの製造方法において、
バイポーラ素ｒの分離とＣＭＯ８）ランシスタ用のつＪ
ルの形成とをただ１つのマスク（実施例では第２のマス
ク７１）を用いた１つ（’） 工程（’ｊ’１２図Ｃ）
よってなされる。これに対して従来の製造）５法におい
てはバイポーラ素子の分離領域の形成とＣＭＯ３）ラン
ジスタのウェル形成は別個の工程で行なわれ、それぞれ
別個のマスク（前述の例では！ｎ２のマスク２１と第３
のマスク；）１）が必要であった。As can be seen from the above description, according to the above-mentioned embodiment, in the method for manufacturing a Bi-CMOS transistor,
Separation of bipolar element r and CMO8) Two J for run sister
The process of forming the 12-mask ('j'12C) using only one mask (second mask 71 in the example)
Therefore, it is done. On the other hand, in the conventional manufacturing method (5), the formation of the isolation region of the bipolar element and the formation of the well of the CMO3) transistor are performed in separate steps, using separate masks (in the above example, the mask 21 of !n2 and the 3
A mask;) 1) was required.
この比較から明らかなように、この発明によればＢ１−
ＣＭＯＳトランジスタの製造時に要するマスク数を従来
の方法に比して少なくすることが出来、工程も簡単とな
り、安価にかつ容易にＢｉ−ＣＭＯ３＋・ランノスタを
製造出来る。As is clear from this comparison, according to the present invention, B1-
The number of masks required for manufacturing CMOS transistors can be reduced compared to conventional methods, the process is simple, and Bi-CMO3+ lannostars can be manufactured easily and inexpensively.
また、この発明によればＣＭＯ８）ランジスクにおける
、いわゆるラッチアンプを有効に防止することが出来る
。Furthermore, according to the present invention, it is possible to effectively prevent so-called latch amplifiers in CMO8) run disks.
即ちこの発明のＣＭ０３）ランノスタにお０てはＮ −
Ｍ （Ｊ Ｓのドレイン領域１ ］ ＝ｌとＰ型のエピ
タキシャル層１（）４とＮ″１ｌＪｊ込層１０３とで形
成３ Ｊする第１の寄生トランジスタの断面図は第４図
のようになり、そのベース領域はエピタキシャル層で形
成されるために、この第１の寄生トランジスタのｌ＋
ｙ（４か小さくなり、主たべ一人幅Ｗ１も大きくなるの
でさらに１１５ｅがｌトさくなり、ランチアップの防１
１−に効果的である。なお第３図の実施例のようにＮ
Ｍ ＯＳ領域の下方にＮ゛理込層のな（１場合はベース
幅はさらに大きくなる。That is, CM03) of this invention is N − at 0 in Lannostar.
The cross-sectional view of the first parasitic transistor formed by M (drain region 1 of JS] =l, P-type epitaxial layer 1()4, and N''1lJj layer 103 is shown in FIG. 4). , whose base region is formed of an epitaxial layer, the l+ of this first parasitic transistor
y(4) becomes smaller, and the width W1 of the main pan also becomes larger, so 115e becomes even smaller, and the lunch-up prevention becomes 1.
1- Effective. Note that as in the embodiment shown in FIG.
If there is no embedded layer below the MOS region, the base width will be even larger.
また［’ Ｍ （１） ３のドレイン領域１０ξ）とＮ
ウェル１０ＧとＮ゛埋込層１０３とで形成される第２の
寄生トランジスタの断面図は第５図のようになＩ）、そ
のベース領域にＮ″層が入っているのでｌ＋ ５（４は
小さくなり、ランチアンプか防１１−される。Also, [' M (1) drain region 10ξ of 3) and N
The cross-sectional view of the second parasitic transistor formed by the well 10G and the N'' buried layer 103 is as shown in FIG. It becomes smaller and the launch amplifier is protected by 11-.
第１図（Ａ）ないしくに）は旧−ｒ：’、 Ｍ ＯＳ
）ランノスタの従来の製造方法の一例を１′程順に示す
断面図、第２図（、）ないしく１）はこの発明に係る１
〕１−ＣＭＯ８）ランジスタの製造方法の一実施例を工
程順に示す断面図、第３図はこの発明の卯の実施例を示
す断面図、第４図と第５図はこの発明の実施例において
形成される寄生トランジスタの構造の概略を示す断面図
である６
６１・・・・・・第１のマスク
７１・・・・・・第２のマスク
８１・・・・・・第３のマスク
９１・・・・・・第４のマスク
１００・・・・・・基体
１ （，１２、１０３・・・・・・埋込層１０４・・・
・・・１〕型型半体層（エピタキシャル成長層）
１０５・・・・・・バイポーラ素子側のＮウェル１ ｔ
） ６・・・・・ＣＭ ＯＳ素子側のＮウェル１０７・
・・・・ベース領域
１０８・・・・・・ソース
１（）９・・・・・・ドレイン
１１（）・・・・・・ｒＪ型領域
］１１，１１２・・・・チャンネルストンパ１１３・・
・・・・エミンタ領域
１１４・・・・ソース
１１５ ・・・・ドレイン
１１６・・・・Ｎ゛領
域 ］ ’７ 、 Ｉ Ｉ ！ｊ
＝−−・・ うｒ゛−ト ＳｉＯ，屑１１８．１２＋、
）・・・・・・デート電極。
特許出願人 株式会社 リシー
代 理 人 弁理士 再出 葆 はが２名２図
第３図
第４図
１０６ １０３ １００Figure 1 (A) or above) is the old -r:', M OS
) Cross-sectional views showing an example of the conventional manufacturing method of lannostar in order of 1', FIGS.
[1-CMO8) A sectional view showing an embodiment of a transistor manufacturing method in the order of steps, FIG. 3 is a sectional view showing a rabbit embodiment of this invention, and FIGS. 6 is a cross-sectional view schematically showing the structure of a parasitic transistor to be formed. 6 61...First mask 71... Second mask 81... Third mask 91 ... Fourth mask 100 ... Base 1 (, 12, 103 ... Buried layer 104 ...
...1] Mold type half layer (epitaxial growth layer) 105... N well 1 t on the bipolar element side
) 6...N-well 107 on the CM OS element side
... Base region 108 ... Source 1 () 9 ... Drain 11 () ... rJ type region] 11, 112 ... Channel stopper 113・
... Eminter region 114 ... Source 115 ... Drain 116 ... N゛ region] '7, I I! j
=--...Write SiO, scrap 118.12+,
)...Date electrode. Patent Applicant Rishi Co., Ltd. Attorney Patent Attorney 2 people 2 people 2 Figure 3 Figure 4 106 103 100
Claims (1)
形成するとともに北方のＮウェル中にＣＭ ＯＳの１−
）チャンネルＭ ＯＳ Ｆ Ｆｉ Ｔを形成したことを
特徴とするＩ：３ ｉ ＣＭ ＯＳ半導体集積回路装置
。(1) Form an NPN bipolar element in the positive N-well and create a CMOS 1-polar element in the northern N-well.
) An I:3 i CM OS semiconductor integrated circuit device, characterized in that a channel MOS F Fi T is formed.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58226204A JPS59188162A (en) | 1983-11-29 | 1983-11-29 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58226204A JPS59188162A (en) | 1983-11-29 | 1983-11-29 | Semiconductor integrated circuit device |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7351980A Division JPS56169359A (en) | 1980-05-30 | 1980-05-30 | Semiconductor integrated circuit device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59188162A true JPS59188162A (en) | 1984-10-25 |
Family
ID=16841519
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58226204A Pending JPS59188162A (en) | 1983-11-29 | 1983-11-29 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59188162A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61281545A (en) * | 1985-06-06 | 1986-12-11 | Fuji Electric Co Ltd | Bipolar-cmos semiconductor device |
-
1983
- 1983-11-29 JP JP58226204A patent/JPS59188162A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61281545A (en) * | 1985-06-06 | 1986-12-11 | Fuji Electric Co Ltd | Bipolar-cmos semiconductor device |
| JPH0369180B2 (en) * | 1985-06-06 | 1991-10-31 | Fuji Electric Co Ltd |
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