JPS63252461A - Manufacture of cmos type semiconductor device - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 22
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 238000009792 diffusion process Methods 0.000 claims abstract description 60
- 239000012535 impurity Substances 0.000 claims abstract description 31
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 238000002955 isolation Methods 0.000 claims abstract description 5
- 238000000034 method Methods 0.000 claims description 14
- 230000015572 biosynthetic process Effects 0.000 abstract description 8
- 238000007493 shaping process Methods 0.000 abstract 1
- 229920002120 photoresistant polymer Polymers 0.000 description 13
- 230000000694 effects Effects 0.000 description 8
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 6
- 229910052796 boron Inorganic materials 0.000 description 6
- 238000007796 conventional method Methods 0.000 description 6
- 238000000206 photolithography Methods 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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Abstract
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＣＭＯＳ型半導体装置の製造方法に関する。[Detailed description of the invention] [Industrial application field] The present invention relates to a method for manufacturing a CMOS type semiconductor device.
Ｎチャネル及びＰチャネルＭＯ８電界効果トランジスタ
（以下ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタ
と記す）を組合わせたＣＭＯＳ型Ｏ８効果トランジスタ
（以下ＣＭＯＳ）ランジスタと記す）に於いて、高集積
化を図るためには、各Ｍ０８トランジスタのチャネル長
を短くすることが重要である。ところが、この短チヤネ
ル化が進むと、ホットキャリア効果を生じ、トランジス
タとしての動作が著しく損われる。この問題はＮＭＯＳ
トランジスタにおいて特に深刻である。In order to achieve high integration in CMOS type O8 effect transistors (hereinafter referred to as CMOS transistors) which are a combination of N-channel and P-channel MO8 field effect transistors (hereinafter referred to as NMOS transistors and PMOS transistors), each It is important to shorten the channel length of the M08 transistor. However, as the channel becomes shorter, a hot carrier effect occurs, which significantly impairs the operation of the transistor. This problem is NMOS
This is particularly serious in transistors.
そこで、従来ＮＭＯＳトランジスタは第３図１ｇ）に示
す如くソース・ドレインをｎ−拡散層２０７とｎ＋＋散
層２１１からなるＩ、Ｌ）Ｌ）構造とすることにより、
上記ホットキャリア効果を防いでいる。以下従来の０Ｍ
Ｏ８）ランジスタの製造方法を第３図（ａ）〜（ｇ）を
用いて説明する。Therefore, the conventional NMOS transistor has a source/drain structure consisting of an n- diffusion layer 207 and an n++ diffusion layer 211, as shown in FIG. 3 (1g).
This prevents the hot carrier effect mentioned above. Below is the conventional 0M
O8) A method for manufacturing a transistor will be explained using FIGS. 3(a) to (g).
まず第３図（ａ）に示すように、シリコン基板２０１中
にｐウェル２０２．ｎウェル２０３及び選択酸化法によ
る厚い素子分離用絶縁膜２０４を形成する。First, as shown in FIG. 3(a), a p-well 202. An n-well 203 and a thick element isolation insulating film 204 are formed by selective oxidation.
次に第３図（ｂ）に示すように、ゲート電極２０５Ａ。Next, as shown in FIG. 3(b), a gate electrode 205A is formed.
２０５Ｂを形成し、ＰＭＯＳトランジスタ形成部のみに
フォトレジスト２０６Ａによるマスクを施し、ＮＭＯＳ
トランジスタ形成部にｎ型不純物をイオン注入し、ｎ′
″拡散層２０７を形成する。205B is formed, a photoresist 206A is used to mask only the PMOS transistor forming part, and the NMOS transistor is formed.
An n-type impurity is ion-implanted into the transistor formation area, and n'
``A diffusion layer 207 is formed.
次に第３図（Ｃ） Ｋ示すように、酸化膜層２０８を表
面に形成後、第３図（ｄｌに示すように、この酸化膜層
２０８をエッチバックすることでサイドウオール２０９
を形成する。Next, as shown in FIG. 3C, an oxide film layer 208 is formed on the surface, and as shown in FIG.
form.
次に第３図（ｅ）に示すように１再び２ＭＯ８）ランジ
スタ形成部のみに７オトレジスト２０６Ｂによるマスク
を施し、８ＭＯ８）ランジスタのみにｎ型不純物をイオ
ン注入し、ｎ＋型拡散層を２１１形成する。Next, as shown in FIG. 3(e), 1 again 2MO8) mask only the transistor formation area with 7 photoresist 206B, and ion-implant n-type impurities only to the 8MO8) transistor to form an n+ type diffusion layer 211. .
一次に第３図（ｆ）に示すように８ＭＯ８）ランジスタ
形成部のみに７オトレジスト２０６ＣＫよるマスクを施
し、２ＭＯ８トランジスタのみＫｐ型不純物をイオン注
入し、畝型拡赦層２１３を形成しフォトレジスト２０６
Ｃを除去することにより、第２図（ｇ）に示すＮＭＯＳ
トランジスタにＬＤＤ構造を有する０ＭＯ８）ランジス
タが完成する。First, as shown in FIG. 3(f), a mask of 7 photoresist 206CK is applied only to the 8MO8 transistor formation area, Kp type impurity is ion-implanted only to the 2MO8 transistor, a ridge-shaped forgiveness layer 213 is formed, and a photoresist 206 is applied.
By removing C, the NMOS shown in FIG. 2(g)
A 0MO8) transistor having an LDD structure is completed.
上述した従来のＣＭＯＳトランジスタの製造方法で８Ｍ
Ｏ８）ランジスタのみをＬＤＤ構造とする場合、８ＭＯ
８及びＰＭＯ８両トランジスタの拡散層（ソース・ドレ
イン）を形成する工程で、通常のＬｌ）Ｄ構造を有しま
いＣＭＯＳトランジスタが２回のフォトリングラフィ工
程しか要しないのに対し、第３図（ｂｌ 、 （ｅ）及
び（ｆ）に示した如く最低でも３回のフォトリングラフ
ィ工程を必要とし、ＣＭＯＳトランジスタ製造上多数の
工程を要することになる。8M using the conventional CMOS transistor manufacturing method described above.
O8) When only the transistor has an LDD structure, 8MO
In the process of forming the diffusion layer (source/drain) of both the 8 and PMO 8 transistors, the process of forming the diffusion layer (source/drain) of both the transistors shown in Fig. 3 (bl As shown in (e) and (f), at least three photolithography steps are required, and a large number of steps are required in manufacturing the CMOS transistor.
さらに上述した従来の方法で８ＭＯ８）ランジスタのみ
をＬＤＤ構造とする際、２ＭＯ８）ランジスタのゲート
電極側壁にもサイドウオール２０９が形成されてしまう
ため、第３図げ）に示し九工程において、ＰＭＯＳトラ
ンジスタのｐ型拡散層２１３を形成する場合、このｐ＋
型拡散層を２１３ゲート電極２０５Ａとオフセット構造
にならない様に、さらにはゲート電極の長さに対して十
分な実効チャネル長が得られる様に制御するのが困難で
めるという欠点がある。Furthermore, when forming only the 8MO8) transistor into an LDD structure using the conventional method described above, a sidewall 209 is also formed on the side wall of the gate electrode of the 2MO8) transistor. When forming the p-type diffusion layer 213, this p+
There is a drawback that it is difficult to control the type diffusion layer so as not to create an offset structure with the 213 gate electrode 205A, and to obtain a sufficient effective channel length with respect to the length of the gate electrode.
本発明の目的は、上記欠点を除去し、ソース・ドレイン
端がゲート電極下部とオフセットとならず、しかもフォ
トリソグラフィ工程の少ないＣＭＯＳ型半導体装置の製
造方法を提供することＫある。SUMMARY OF THE INVENTION It is an object of the present invention to provide a method for manufacturing a CMOS type semiconductor device that eliminates the above-mentioned drawbacks, prevents the source/drain ends from being offset from the lower part of the gate electrode, and requires fewer photolithography steps.
第１の発明のＣＭＯＳ型半導体装置の製造方法は、ｐ型
又はｎ型半導体基板にｎウェル及びｐウェルを形成する
工程と、前記ウェルが形成された半導体基板に素子分離
のための絶縁膜を形成する工程と、前記ｎウェル及びｐ
ウェル上にゲート絶縁膜を介してゲート電極を形成する
工程と、前記ゲート電極をマスクとしｎチャネル及びｐ
チャネルトランジスタのソース・ドレイン領域にｎを不
純物を導入してｎ″″型拡散ｊ−を形成する工程と、前
記ゲート電極の側面にサイドウオールを形成したのちゲ
ート電極及びサイドウオールをマスクとして前記ｎチャ
ネルトランジスタのソース・ドレイン領域にｎ型不純物
を導入しｎ＋型拡散層を形成する工程と、前記サイドウ
オールを除去したのちｐチャネルトランジスタのソース
・ドレイン領域にｐ型不純物を導入しｐ＋型拡散層を形
成する工程とを含んで構成される。A method for manufacturing a CMOS type semiconductor device according to the first invention includes a step of forming an n-well and a p-well in a p-type or n-type semiconductor substrate, and forming an insulating film for element isolation on the semiconductor substrate in which the wells are formed. a step of forming the n-well and p-well;
A step of forming a gate electrode on the well via a gate insulating film, and forming an n-channel and a p-channel using the gate electrode as a mask.
A step of introducing n impurities into the source/drain region of the channel transistor to form an n'' type diffusion j-, and forming a sidewall on the side surface of the gate electrode, and then using the gate electrode and sidewall as a mask to form an n'' type diffusion j-. A step of introducing an n-type impurity into the source/drain region of the channel transistor to form an n+ type diffusion layer, and a step of removing the sidewall and then introducing a p-type impurity into the source/drain region of the p-channel transistor to form a p+ type diffusion layer. The process includes the step of forming.
第２の発明のＣＭＯｉＳ型半導体装置の製造方法は、ｐ
型又はｎ型半導体基板にｎウェル及びｐウェルを形成す
る工程と、前記ｎウェル及びｐウェル上にゲート絶縁膜
を介してゲート電極を形成する工程と、前記ゲート電極
をマスクとしｎチャネル及びｐチャネルトランジスタの
ソース・ドレイ／領域にｎ型不純物を導入してｎ−型拡
散層を形成する工程と、ｎ−型拡散層が形成された前記
ｐチャネルトランジスタのソース・ドレイン領域にｐ型
不純物を導入してｐ″″型拡散層を形成する工程と、前
記ゲート電極の側面にサイドウオールを形成したのちゲ
ート電極及びサイドウオールをマスクとしｎ型及びｐ型
不純物を導入しｎチャネルトランジスタのソース・ドレ
イン領域にｎ＋型拡散層をまたｐチャネルトランジスタ
のソース・ドレイン領域にｐ型拡散層を形成する工程と
を含んで構成される。The method for manufacturing a CMOiS type semiconductor device according to the second invention includes p
a step of forming an n-well and a p-well on a type or n-type semiconductor substrate, a step of forming a gate electrode on the n-well and the p-well via a gate insulating film, and a step of forming an n-channel and a p-well using the gate electrode as a mask. A step of introducing n-type impurities into the source/drain/region of the channel transistor to form an n-type diffusion layer, and a step of introducing p-type impurities into the source/drain region of the p-channel transistor in which the n-type diffusion layer has been formed. After forming a sidewall on the side surface of the gate electrode, using the gate electrode and sidewall as a mask, n-type and p-type impurities are introduced to form a p'' type diffusion layer, and the source and p-type impurities of the n-channel transistor are introduced. The method includes a step of forming an n+ type diffusion layer in the drain region and a p type diffusion layer in the source/drain region of the p channel transistor.
次に本発明の実施例を図面を参照して説明する。 Next, embodiments of the present invention will be described with reference to the drawings.
第１図ｆａ）〜（ｇ）は、第１の発明の一実施例を説明
するための工程順に示した半導体チップの断面図である
。FIGS. 1fa) to 1(g) are cross-sectional views of a semiconductor chip shown in the order of steps for explaining an embodiment of the first invention.
まず第１図（ａ）に示す如く、半導体基板たとえばシリ
コン基板１０１中に基板の不純物濃度よりも高い不純物
濃度をもつウェル領域を選択的に形成する。例えばＮＭ
Ｏ８）ランジスタ形成部にはホウ素などのｐ型不純物を
添加しｐウェル１０２を、またＰＭＯ８）ランジスタ形
成部にはリンなどのｎ型不純物を添加しｎウェル１０３
を形成する。First, as shown in FIG. 1(a), a well region having an impurity concentration higher than that of the substrate is selectively formed in a semiconductor substrate, for example, a silicon substrate 101. For example, NM
O8) A p-type impurity such as boron is added to the transistor forming area to form a p-well 102, and PMO8) An n-type impurity such as phosphorus is added to the transistor forming area to form an n-well 103.
form.
（なおウェルの不純物濃度は実用上、５Ｘ１０１５〜５
Ｘ Ｉ ９１６ｃｍ−３程度の範囲内でトランジスタ
の特性例えば、しきい電圧等によって設計する。）次い
で窒化シリコン膜をマスクとして選択酸化法により厚い
素子分離用の絶縁膜１０４を形成する。(In practice, the impurity concentration of the well is 5X1015~5
It is designed within a range of about X I 916 cm -3 according to transistor characteristics such as threshold voltage. ) Next, a thick insulating film 104 for element isolation is formed by selective oxidation using the silicon nitride film as a mask.
次に第１図（ｂ）に示す如く、薄いゲート＆化膜を介し
多結晶シリコンを被着し、パターニングしてゲート電極
１０５Ａ、１０５Ｂを形成する。なおこのゲート電極は
多結晶シリコンの代りに、例えばモリブデン等の金属で
もよい。その後、ゲート電極１０５Ａ、１０５Ｂ及び絶
縁膜１０４をマスクとしてリン等のｎ型不純物を中濃度
に添加し、ＮＭＯＳトランジスタのソース・ドレイン領
域にｎ−型拡散層１０６を形成する。この時、ＰＭＯＳ
トランジスタのソース・ドレイン領域にもｎ−型拡散層
１０６が形成される。Next, as shown in FIG. 1(b), polycrystalline silicon is deposited through a thin gate and dielectric film and patterned to form gate electrodes 105A and 105B. Note that this gate electrode may be made of a metal such as molybdenum instead of polycrystalline silicon. Thereafter, using the gate electrodes 105A, 105B and the insulating film 104 as masks, an n-type impurity such as phosphorus is added to a medium concentration to form an n-type diffusion layer 106 in the source/drain region of the NMOS transistor. At this time, PMOS
N-type diffusion layers 106 are also formed in the source and drain regions of the transistor.
次に第１図（Ｃ）に示す如く、全面に酸化膜１０７を例
えばＣＶＤ法により形成する。Next, as shown in FIG. 1C, an oxide film 107 is formed over the entire surface by, for example, the CVD method.
次に第１図（ｄｌに示す如く、異方性ドライエツチング
法等により酸化膜１０７をエツチングしサイドウオール
１０８を形成する。次に、ＰＭＯＳトランジスタ形成部
にフォトレジスト１０９Ａによるマスクを施し、例えば
ヒ素等のｎ型不純物を高濃度に添加し、ＮＭＯ８）ラン
ジスタのソース・ドレイン領域に計型拡散層１１０を形
成する。Next, as shown in FIG. 1(dl), the oxide film 107 is etched by an anisotropic dry etching method or the like to form a sidewall 108.Next, the PMOS transistor formation area is masked with a photoresist 109A and, for example, arsenic A meter-shaped diffusion layer 110 is formed in the source/drain region of the transistor by adding n-type impurities such as NMO8) at a high concentration.
次に第１図（ｅ）に示す如く、サイドウオール１０８を
例えばウェットエツチング等により除去する。Next, as shown in FIG. 1(e), the sidewall 108 is removed by, for example, wet etching.
この時、拡散層上部及びゲート電極の周りの薄い酸化膜
も同時に除去されるため、再度薄い酸化膜１１１を設け
る。At this time, since the thin oxide film above the diffusion layer and around the gate electrode is also removed at the same time, a thin oxide film 111 is provided again.
次に第１図（ｆ）に示す如く、ＮＮｉ０Ｓトランジスタ
形成部に７オトレジスト１０９Ｂによるマスクを施し、
例えばホウ素等のｐ型不純物を前記ｎ−型拡散層１０６
を完全に覆うよう高濃度に添加する。ｎ−型拡散層１０
６を例えば、リンを５Ｘ１０’ｃｔｎ−２、４Ｑ ｋｅ
Ｖの条件で添加して形成した場合、例えばホウ素を５
Ｘ Ｉ ０１ＳｃＩＩＬ−２，３０ｋｅＶの条件で高濃
度に添加することによりＰＭＯＳトランジスタのソース
・ドレインとして十分な畝型拡赦層１１４が得られる。Next, as shown in FIG. 1(f), the NNiOS transistor formation area is masked with a 7-photoresist 109B.
For example, a p-type impurity such as boron is added to the n-type diffusion layer 106.
Add at high concentration to completely cover. n-type diffusion layer 10
For example, phosphorus is 5X10'ctn-2, 4Q ke
When formed by adding boron under the conditions of V, for example, 5
By doping at a high concentration under the conditions of X I 01 ScIIL-2 and 30 keV, a ridge-shaped relaxation layer 114 sufficient for the source/drain of a PMOS transistor can be obtained.
またサイドウオール除去後、ｐ＋型拡散層を形成するた
め、ゲート電極の長さに対し十分な実効チャネル長を得
ること及びソース・ドレインとなるｐ＋型拡散層を１１
４端がゲート電極１０５Ａ下部とオフセットにならない
様コントロールすることが容易となる。In addition, after sidewall removal, in order to form a p+ type diffusion layer, it is necessary to obtain a sufficient effective channel length for the length of the gate electrode and to form a p+ type diffusion layer that will become the source and drain.
It becomes easy to control so that the four ends are not offset from the lower part of the gate electrode 105A.
また従来の方法では、第３図（ｂ）に示したように、Ｐ
ＭＯ８）ランジスタ形成部に７オトレジスト２０６Ａに
よるマスクを要すが、本実施例においては必要なく、最
終的に、第１図（ｇ）に示した如く、ＮＭＯ８）ランジ
スタがＬＤＤ構造となり、ホットエレクトロン効果に対
し、耐性のあるＣＭＯＳトランジスタが得られる。Furthermore, in the conventional method, as shown in FIG. 3(b), P
Although the MO8) transistor formation part requires a mask with 7 photoresist 206A, it is not necessary in this example, and in the end, as shown in FIG. 1(g), the NMO8) transistor becomes an LDD structure, and the hot electron effect However, it is possible to obtain a CMOS transistor that is resistant to this.
第２図ｔａ＋〜げ）は第２の発明の一実施例を説明する
だめの工程順に示した半導体チップの断面図であり、０
Ｍ０８トランジスタ中のＰＭＯＳトランジスタについて
もＬＤＤ構造を形成した場合を示す。FIG. 2 is a cross-sectional view of a semiconductor chip shown in the order of steps for explaining an embodiment of the second invention.
A case is shown in which an LDD structure is also formed for the PMOS transistor in the M08 transistor.
すなわち第２図（ａｌに示すように、シリコン基板３０
１にｐウェル３０２．ｒｌウェル３０３を形成後ゲート
酸化膜を介して多結晶シリコンからなるゲート電極３０
５Ａ、３０５Ｂを形成する。次で各ＭＯ８）ランジスタ
のソース・ドレイン領域にｎ−型拡散層３０６を形成す
る
次に第２図（ｂ）に示すように、ＮＭＯ８）ランジスタ
形成部のみに７オトレジスト３０７Ａによるマスクを施
し、例えばホウ素等のｐ型不純物をＰＭＯＳトランジス
タのｎ−型拡散層３０６を完全に覆う様中瀬度に添加し
ｐ−型拡散層３０９を形成する。この時ｎ−型拡散層３
０６を例えば、リンを５８１０Ｌ３α″″” ＋ ４０
ｋｅＶの条件で添加し形成した場合、ホウ素をｌＸｌ
０１４α−” ＋ ７０ ｋｅＶの条件で中濃度に添加
することでＰＭＯＳトランジスタのソース・ドレインの
ＬＤＤ構造におけるｐ−型拡散層３０９として十分であ
る。That is, as shown in FIG.
1 to p-well 302. After forming the rl well 303, a gate electrode 30 made of polycrystalline silicon is inserted through a gate oxide film.
5A and 305B are formed. Next, an n-type diffusion layer 306 is formed in the source/drain region of each MO8) transistor. Next, as shown in FIG. A p-type impurity such as boron is added to a medium depth so as to completely cover the n-type diffusion layer 306 of the PMOS transistor to form a p-type diffusion layer 309. At this time, n-type diffusion layer 3
For example, 06 is 5810L3α″″” + 40
When added and formed under keV conditions, boron is
Doping at a medium concentration under the condition of 014α-''+70 keV is sufficient for the p-type diffusion layer 309 in the LDD structure of the source/drain of a PMOS transistor.
次に第２図（Ｃ）に示すように、全面に酸化膜３１０を
形成したのちエツチングし第２図（ｄ）に示すようにサ
イドウオール３１１を形成する。次でＰＭＯＳトランジ
スタ形成部にフォトレジスト３０７Ｂを施し、ｎ型不純
物をイオン注入してＮＭＯ８）う／ジスタのソース・ド
レイン領域Ｋｎ＋型拡散層３１３を形成する。Next, as shown in FIG. 2(C), an oxide film 310 is formed on the entire surface and then etched to form a sidewall 311 as shown in FIG. 2(d). Next, a photoresist 307B is applied to the PMOS transistor formation area, and n-type impurity ions are implanted to form source/drain regions Kn+ type diffusion layers 313 of the NMO8) transistor.
次に第２図（ｅ）に示すように、サイドウオール３１１
の除去を行なわず、Ｎチャネルトランジスタ形成部にフ
ォトレジスト３０７Ｃによるマスクを施し、ホウ素等の
ｐ型不純物を高濃度に添加し、ＰＭＯＳトランジスタの
ソース・ドレイン領域にｐ＋型拡散層を３１５形成する
。以下フォトレジス）３０７Ｃを除去することにより第
２図（ｆ＞に示すＣＭＯＳトランジスタが完成する。Next, as shown in FIG. 2(e), the sidewall 311
Without removing the N-channel transistor, a photoresist 307C is used as a mask for the N-channel transistor forming area, and a p-type impurity such as boron is added at a high concentration to form a p+-type diffusion layer 315 in the source/drain region of the PMOS transistor. By removing the photoresist 307C, the CMOS transistor shown in FIG. 2 (f>) is completed.
本実施例による方法では、従来の方法でＮＭＯ８トラン
ジスタのみをＬＤＤ構造とする場合と同様のフォトリン
グラフィ工程の回数でＮＭＯ８及びＰＭＯ８のトランジ
スタのソース・ドレインがＬＤＤ構造である０ＭＯ８）
ランジスタが得られ、ホットキャリア効果に対しよシ耐
性を向上させることができる。In the method according to this embodiment, the sources and drains of the NMO8 and PMO8 transistors have the LDD structure using the same number of photolithography steps as when only the NMO8 transistor has the LDD structure using the conventional method.
A transistor can be obtained, and resistance to hot carrier effects can be improved.
以上説明したように本第１の発明では、０ＭＯ８トラン
ジスタにおいてＮチャネルトランジスタのみをＬＤＤ構
造とする際％ ｎ−Ｗ拡散層をＰＭＯＳトランジスタ側
にも一旦形成し、その後このＰＭＯＳトランジスタ側の
ｎ−型拡散層にｐ型不純物をドーピングしてｐ＋型拡散
層を形成することにより、フォトリングラフィ工程を従
来の方法より少なくできる。またＰＭＯ８トランジスタ
のｐ＋型拡散層をソース・ドレイン）形成に際しては、
本発明では、予めサイドウオールを除去した後ｐ型不純
物をドーピングを行うため、ゲート電極の長さに対し十
分な実効チャネル長を得ること、及びソース・ドレイン
端がゲート電極下部とオフセットとならないようにコン
トロールすることが容易となる。As explained above, in the first invention, when forming only the N-channel transistor in the 0MO8 transistor into an LDD structure, an n-W diffusion layer is also formed on the PMOS transistor side, and then an n-type diffusion layer is formed on the PMOS transistor side. By doping the diffusion layer with a p-type impurity to form a p+ type diffusion layer, the number of photolithography steps can be reduced compared to the conventional method. Also, when forming the p+ type diffusion layer of the PMO8 transistor (source/drain),
In the present invention, since the sidewalls are removed in advance and then p-type impurities are doped, it is necessary to obtain a sufficient effective channel length for the length of the gate electrode and to prevent the source/drain ends from being offset from the lower part of the gate electrode. It becomes easy to control.
さらに本第２の発明では、従来の方法でＮＭＯ８トラン
ジスタのソース拳ドレインのみをＬＤＤ構造とする場合
と同様のフォトリソグラフィ回数でＰＭＯ８）ランジス
タのソース・ドレインもＬＤＤ構造とすることができる
ため、ホットキャリア効果に対し、より一層耐性のある
０ＭＯ８）ランジスタが得られるという効果がある。Furthermore, in the second invention, the source and drain of the PMO8 transistor can also be made into an LDD structure with the same number of photolithography steps as when making only the source and drain of the NMO8 transistor into an LDD structure using the conventional method. This has the effect of providing an 0MO8) transistor that is more resistant to carrier effects.
第１図（ａ）〜（ｇ）は第１の発明の一実施例を説明す
るだめの工程順に示した半導体チップの断面図、第２図
（ａ）〜（ｆ）は第２の発明の一実施例を説明するため
の工程順に示した半導体チップの断面図、第３図（ａ）
〜（ｇ）は従来のＣＭＯＳ型半導体装置の製造方法を説
明するための半導体チップの断面図である。
１０１．２０１，３０１・・・・・・シリコン基板、１
０２゜２０２．３０２・・・・・・ｐウェル、１０３，
２０３，３０３・・・・・・ｎウェル、１０４，２０４
，３０４・・・・・・絶縁膜、１０５Ａ、１０５Ｂ、２
０５Ａ、２０５Ｂ、３０５Ａ。
３０５Ｂ・・・・・・ゲート電極、１０６，３０６・・
・・・・ｎ−型拡散層、１０７・・・・・・酸化膜、１
０８・・・・・・サイドウオール、１０９Ａ、１０９Ｂ
・・・・・・フォトレジスト、１１０・・・・・・ｎ＋
凰拡散層、１１１・・・・・・薄い酸化膜、１１４・・
・・・・ｐ＋型拡散層を２０６Ａ〜２０６Ｃ・・・・・
・フォトレジスト、２０７・・・・・・ｎ−型拡散層、
２０８・・・・・・酸化膜、２０９・・・・・・サイド
ウオール、２１１・・・・・・ｎ＋型拡散層を２１３・
・・・・・ｐ＋型拡散層を３０７Ａ〜３０７Ｃ・・・・
・・フォトレジスト、３０９・・・・・・ｐ−型拡散層
、３１０・・・・・・酸化膜、３１１・・・・・・サイ
ドウオール、３１３・・・・・・ｎ”！拡散層、３１５
・・・・・・耐型拡散層。
ン誼１５イＬイ］
ｌρ７： ｇｌ衾イと掟
カフ４ヲ’ｏフＣ，′フイトレン゛スト鴻２区
フ０乙 ヲ０６
ｖ７； π菅擦整層FIGS. 1(a) to (g) are cross-sectional views of a semiconductor chip shown in the order of steps to explain an embodiment of the first invention, and FIGS. 2(a) to (f) are cross-sectional views of a semiconductor chip according to the second invention. A cross-sectional view of a semiconductor chip shown in the order of steps for explaining one embodiment, FIG. 3(a)
-(g) are cross-sectional views of semiconductor chips for explaining a conventional method of manufacturing a CMOS type semiconductor device. 101.201,301...Silicon substrate, 1
02゜202.302...p well, 103,
203,303...n well, 104,204
, 304...Insulating film, 105A, 105B, 2
05A, 205B, 305A. 305B...Gate electrode, 106,306...
...N-type diffusion layer, 107...Oxide film, 1
08...Side wall, 109A, 109B
...Photoresist, 110...n+
凰 diffusion layer, 111...thin oxide film, 114...
...p+ type diffusion layer 206A to 206C...
・Photoresist, 207...n-type diffusion layer,
208...Oxide film, 209...Side wall, 211...N+ type diffusion layer 213...
...P+ type diffusion layer 307A to 307C...
...Photoresist, 309...p-type diffusion layer, 310...oxide film, 311...side wall, 313...n''! diffusion layer , 315
・・・・・・Mold-resistant diffusion layer. 15 I L I] lρ7: GL neck and law cuff 4 o'ofu C, 'fit training staff 2 wards 0 o 0 wo 06 v7;
Claims (2)
を形成する工程と、前記ウェルが形成された半導体基板
に素子分離のための絶縁膜を形成する工程と、前記ｎウ
ェル及びｐウェル上にゲート絶縁膜を介してゲート電極
を形成する工程と、前記ゲート電極をマスクとしｎチャ
ネル及びｐチャネルトランジスタのソース・ドレイン領
域にｎ型不純物を導入してｎ＾−型拡散層を形成する工
程と、前記ゲート電極の側面にサイドウォールを形成し
たのちゲート電極及びサイドウォールをマスクとして前
記ｎチャネルトランジスタのソース・ドレイン領域にｎ
型不純物を導入しｎ＾＋型拡散層を形成する工程と、前
記サイドウォールを除去したのちｐチャネルトランジス
タのソース・ドレイン領域にｐ型不純物を導入しｐ＾＋
型拡散層を形成する工程とを含むことを特徴とするＣＭ
ＯＳ型半導体装置の製造方法。(1) A step of forming an n-well and a p-well on a p-type or n-type semiconductor substrate, a step of forming an insulating film for element isolation on the semiconductor substrate on which the well is formed, and the n-well and p-well A step of forming a gate electrode on top via a gate insulating film, and using the gate electrode as a mask, introducing n-type impurities into the source/drain regions of the n-channel and p-channel transistors to form an n^-type diffusion layer. After forming a sidewall on the side surface of the gate electrode, using the gate electrode and sidewall as a mask, an n-channel transistor is formed in the source/drain region of the n-channel transistor.
A process of introducing type impurities to form an n^+ type diffusion layer, and after removing the sidewalls, introducing p type impurities into the source/drain regions of the p channel transistor to form a p^+ type impurity.
A CM characterized by comprising the step of forming a type diffusion layer.
A method for manufacturing an OS type semiconductor device.
を形成する工程と、前記ｎウェル及びｐウェル上にゲー
ト絶縁膜を介してゲート電極を形成する工程と、前記ゲ
ート電極をマスクとしｎチャネル及びｐチャネルトラン
ジスタのソース・ドレイン領域にｎ型不純物を導入して
ｎ＾−型拡散層を形成する工程と、ｎ＾−型拡散層が形
成された前記ｐチャネルトランジスタのソース・ドレイ
ン領域にｐ型不純物を導入してｐ＾−型拡散層を形成す
る工程と、前記ゲート電極の側面にサイドウォールを形
成したのちゲート電極及びサイドウォールをマスクとし
ｎ型及びｐ型不純物を導入しｎチャネルトランジスタの
ソース・ドレイン領域にｎ＾＋型拡散層をまたｐチャネ
ルトランジスタのソース・ドレイン領域にｐ＾＋型拡散
層を形成する工程とを含むことを特徴とするＣＭＯＳ型
半導体装置の製造方法。(2) A step of forming an n-well and a p-well on a p-type or n-type semiconductor substrate, a step of forming a gate electrode on the n-well and the p-well via a gate insulating film, and using the gate electrode as a mask. A step of introducing n-type impurities into the source/drain regions of the n-channel and p-channel transistors to form an n^-type diffusion layer, and a step of forming the source/drain regions of the p-channel transistor in which the n^-type diffusion layers are formed. forming a p^-type diffusion layer by introducing p-type impurities into the gate electrode, and forming sidewalls on the sides of the gate electrode, and then introducing n-type and p-type impurities using the gate electrode and sidewalls as masks. A method for manufacturing a CMOS semiconductor device, comprising the step of forming an n^+ type diffusion layer in the source/drain region of a channel transistor and a p^+ type diffusion layer in the source/drain region of a p channel transistor. .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62088264A JPS63252461A (en) | 1987-04-09 | 1987-04-09 | Manufacture of cmos type semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62088264A JPS63252461A (en) | 1987-04-09 | 1987-04-09 | Manufacture of cmos type semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63252461A true JPS63252461A (en) | 1988-10-19 |
Family
ID=13938029
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62088264A Pending JPS63252461A (en) | 1987-04-09 | 1987-04-09 | Manufacture of cmos type semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63252461A (en) |
Cited By (3)
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| JPH06338591A (en) * | 1993-05-22 | 1994-12-06 | Hyundai Electron Ind Co Ltd | Manufacture of complementary mos (cmos) transistor |
| JPH0745790A (en) * | 1993-08-02 | 1995-02-14 | Nec Corp | Semiconductor integrated circuit device and manufacture thereof |
| US7888198B1 (en) | 1998-05-20 | 2011-02-15 | Samsung Electronics Co., Ltd. | Method of fabricating a MOS transistor with double sidewall spacers in a peripheral region and single sidewall spacers in a cell region |
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| JPS60193371A (en) * | 1984-03-15 | 1985-10-01 | Toshiba Corp | Manufacture of semiconductor device |
| JPS6156448A (en) * | 1984-08-28 | 1986-03-22 | Toshiba Corp | Manufacture of complementary semiconductor device |
-
1987
- 1987-04-09 JP JP62088264A patent/JPS63252461A/en active Pending
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