JP2633525B2 - Method for manufacturing semiconductor device - Google Patents
Method for manufacturing semiconductor deviceInfo
- Publication number
- JP2633525B2 JP2633525B2 JP60239111A JP23911185A JP2633525B2 JP 2633525 B2 JP2633525 B2 JP 2633525B2 JP 60239111 A JP60239111 A JP 60239111A JP 23911185 A JP23911185 A JP 23911185A JP 2633525 B2 JP2633525 B2 JP 2633525B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- region
- sio
- mos fet
- resist layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Element Separation (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は所謂選択酸化法により素子分離領域を形成す
る半導体装置の製造方法に関する。The present invention relates to a method of manufacturing a semiconductor device in which an element isolation region is formed by a so-called selective oxidation method.
本発明は所謂選択酸化法により素子分離領域を形成す
る半導体装置の製造方法において、半導体基板上に形成
した耐酸化膜上に第１のレジスト層を形成し、次いでこ
の第１のレジスト層及び耐酸化膜に開口部を形成した
後、第１のレジスト層をマスクにして半導体基板に一方
の導電型の不純物領域を形成し、次いで第１のレジスト
層を除去した後、耐酸化膜の開口部の一部を残して第２
のレジスト層を形成し、次いでこの第２のレジスト層を
マスクとして他方の導電型の不純物領域を形成した後、
第２のレジスト層を除去し、耐酸化膜をマスクとして半
導体基板を選択酸化することにより、一方及び他方の導
電型の不純物を夫々高いエネルギーで半導体基板に注入
し、この半導体基板の選択酸化層下の一方及び他方の導
電型の不純物領域を厚く形成し、半導体素子の高集積化
に対応して選択酸化層を狭く形成する場合においても、
この選択酸化層下で所謂パンチスルーが生じない半導体
装置を製造できるようにしたものである。The present invention relates to a method for manufacturing a semiconductor device in which an element isolation region is formed by a so-called selective oxidation method, wherein a first resist layer is formed on an oxidation resistant film formed on a semiconductor substrate, and then the first resist layer and the acid resistant layer are formed. Forming an opening in the oxide film, forming an impurity region of one conductivity type in the semiconductor substrate using the first resist layer as a mask, removing the first resist layer, and then forming an opening in the oxidation-resistant film. Leaving a part of the second
After forming a resist layer of the other type and then forming an impurity region of the other conductivity type using the second resist layer as a mask
By removing the second resist layer and selectively oxidizing the semiconductor substrate using the oxidation-resistant film as a mask, one and the other conductivity-type impurities are respectively implanted into the semiconductor substrate with high energy, and the selective oxidation layer of the semiconductor substrate is removed. Even in the case where the lower one and the other conductivity type impurity regions are formed to be thick and the selective oxide layer is formed to be narrow corresponding to the high integration of the semiconductor element,
A semiconductor device in which so-called punch-through does not occur under the selective oxidation layer can be manufactured.
従来、シリコン基板上に素子分離領域として形成した
選択酸化層を挟んで例えばＰチヤンネルMOS電界効果ト
ランジスタ（以下、Ｐ−MOS FETという）とＮチヤンネ
ルMOS電界効果トランジスタ（以下、Ｎ−MOS FETとい
う）とを形成し、相補形MOS電界効果トランジスタ（以
下、Ｃ−MOS FETという）を構成することが提案されて
いる。Conventionally, for example, a P-channel MOS field-effect transistor (hereinafter, referred to as a P-MOS FET) and an N-channel MOS field-effect transistor (hereinafter, referred to as an N-MOS FET) sandwiching a selective oxide layer formed as an element isolation region on a silicon substrate. To form a complementary MOS field effect transistor (hereinafter referred to as C-MOS FET).
そこで先ず第２図を参照して斯るＣ−MOS FETの従来
の製造方法につき説明しよう。Therefore, a conventional method for manufacturing such a C-MOS FET will be described first with reference to FIG.
先ず第２図Ａに示す如くＮ形シリコン基板（１）を用
意し、このＮ形シリコン基板（１）上に熱酸化によりSi
O2膜（２）を形成し、次いでこのSiO2膜（２）上に化学
的気相成長法（CVD）によりSi3N4膜（３）を形成する如
くする。First, an N-type silicon substrate (1) is prepared as shown in FIG. 2A, and Si is formed on the N-type silicon substrate (1) by thermal oxidation.
An O 2 film (2) is formed, and then a Si 3 N 4 film (3) is formed on the SiO 2 film (2) by chemical vapor deposition (CVD).
次に第２図Ｂに示す如くSi3N4膜（３）上に第１のフ
オトレジスト（４）を被着し、所定のガラスマスクを使
用して紫外線により焼付けした後、現像して第１のフオ
トレジスト（４）に開口部（4a）を設ける如くし、次い
で第２図Ｃに示す如く第１のフオトレジスト（４）をマ
スクとして反応性イオンエツチング（RIE）を施こし、
開口部（4a）に露出しているSi3N4膜（3a）を除去する
と共に除去したSi3N4膜（3a）下のSiO2膜（2a）の膜厚
を薄くする如くする。Next, as shown in FIG. 2B, a first photoresist (4) is applied on the Si 3 N 4 film (3), baked by using a predetermined glass mask with ultraviolet rays, and then developed to develop a first photoresist. An opening (4a) is provided in the first photoresist (4), and then reactive ion etching (RIE) is performed using the first photoresist (4) as a mask as shown in FIG. 2C.
The Si 3 N 4 film (3a) exposed in the opening (4a) is removed, and the thickness of the SiO 2 film (2a) under the removed Si 3 N 4 film (3a) is reduced.
次に第２図Ｄに示す如く第１のフオトレジスト（４）
を剥離した後、Si3N4膜（３）及びSiO2膜（２）をマス
クとしてSi3N4膜（３）の開口部（3b）及びSiO2膜
（２）をマスクとしてSi3N4膜（３）の開口部（3b）及
びSiO2膜（２）の薄膜化した部分（2a）を通じてＮ形イ
オンを打ち込み、所謂Ｐチヤンネルストツパー領域
（５）を形成し、次いで第２図Ｅに示す如くSi3N4膜
（３）の開口部（3b）の一部を残すように第２のフオト
レジスト（６）を被着し、この第２のフオトレジスト
（６）をマスクとしてＰ形イオンを打ち込み、所謂Ｎチ
ヤンネルストツパー領域（７）を形成する如くする。Next, as shown in FIG. 2D, a first photoresist (4)
After stripping the, Si 3 N 4 film (3) and Si 3 N Si 3 N 4 opening of the film (3) SiO 2 film (2) as a mask (3b) and the SiO 2 film (2) as a mask 4 N-type ions are implanted through the opening (3b) of the film (3) and the thinned portion (2a) of the SiO 2 film (2) to form a so-called P-channel stopper region (5). As shown in E, a second photoresist (6) is applied so as to leave a part of the opening (3b) of the Si 3 N 4 film (3), and using the second photoresist (6) as a mask. P-type ions are implanted to form a so-called N-channel stopper region (7).
次に第２のフオトレジスト（６）をマスクとしてＰ形
イオンを打ち込んだ後、第２のフオトレジスト（６）を
除去し、熱拡散によつて第２図Ｆに示す如くP-形ウエル
（８）を形成し、次いで第２図Ｇに示す如くSi3N4膜
（３）をマスクとして選択酸化を行い、素子分離領域と
なるSiO2層（９）を形成する。Then after typing the P-type ions second photoresist (6) as a mask, the second photoresist (6) is removed, by the thermal diffusion connexion as shown in FIG. 2 F P - -type well ( 8) was formed and then subjected to selective oxidation as Si 3 N 4 mask film (3) as shown in Fig. 2 G, to form the SiO 2 layer serving as the element isolation region (9).
次に第２図Ｈに示す如くSi3N4膜（３）及びSiO2膜
（２）を除去した後、第２図Ｉに示す如くP+形イオンの
注入によるソース領域（10）及びドレイン領域（11）と
ゲート絶縁膜（12）を介して形成したゲート電極（13）
とからなるＰ−MOS FET（14）とP-形ウエル（８）に形
成したＮ形イオンの注入によるソース領域（15）及びド
レイン領域（16）とゲート絶縁膜（17）を介して形成し
たゲート電極（18）とからなるｎ−MOS FET（19）とを
形成すると共に絶縁膜（20）を介してＰ−MOS FET（1
4）のソース電極（21）、ドレイン電極（22）、Ｎ−MOS
FET（19）のソース電極（23）、ドレイン電極（24）及
び必要な配線（25）を形成することによつてＣ−MOS FE
Tを構成することができる。Next, after Si 3 N 4 removal of the film (3) and the SiO 2 film (2) as shown in FIG. 2 H, the source region by implantation of the P + ions as shown in FIG. 2 I (10) and the drain Gate electrode (13) formed via region (11) and gate insulating film (12)
A P-MOS FET (14) consisting of a P - was formed through the source region (15) and a drain region by forming the implantation of the N-type ions to form wells (8) and (16) a gate insulating film (17) An n-MOS FET (19) composed of a gate electrode (18) and a P-MOS FET (1) are formed via an insulating film (20).
4) Source electrode (21), drain electrode (22), N-MOS
By forming a source electrode (23), a drain electrode (24) and necessary wiring (25) of the FET (19), a C-MOS FE is formed.
T can be configured.
この様に構成されたＣ−MOS FETにおいては、素子分
離領域となるSiO2層（９）下のＰ−MOS FET（14）側に
はＮ形イオンの注入によるＰチヤンネルストツパー領域
（５）が形成されていると共にｎ−MOS FET（19）側に
はＰ形イオンの注入によるＮチヤンネルストツパー領域
（７）が形成されているので、ドレイン（11）（16）の
空乏層が拡がることによつて生ずる所謂パンチスルー現
象がSiO2層（９）下で生ずるのを抑制できるという利益
がある。In the C-MOS FET thus configured, a P-channel stopper region (5) is formed by implanting N-type ions on the P-MOS FET (14) side below the SiO 2 layer (9) serving as an element isolation region. Is formed and the N-channel stop region (7) is formed on the n-MOS FET (19) side by implanting P-type ions, so that the depletion layers of the drains (11) and (16) expand. Therefore, there is an advantage that the so-called punch-through phenomenon caused by the above can be suppressed from occurring under the SiO 2 layer (9).
しかしながら、斯る従来のＣ−MOS FETの製造方法に
おいては、Ｐチヤンネルストツパー領域（５）を形成す
るに際し、第２図Ｄに示す如く特にフオトレジストによ
るマスクを用いず、Si3N4膜（３）及びSiO2膜（２）を
マスクとしてSi3N4膜（３）の開口部（3b）及びSiO2膜
（２）の薄膜化した部分（2a）を通してＮ形イオンを打
ち込む様にしているので、たとえＮ形イオンの注入路の
SiO2膜（2a）を薄膜化したとしても、ゲート電極（18）
下のチヤンネル領域となる部分にＮ形イオンが注入され
ない様にＮ形イオンの打ち込みエネルギーの上限をかな
り抑えなければならない。この様に従来の方法では、Ｎ
形イオンの打ち込みエネルギーの上限がかなり抑えられ
てしまうため、Ｐチヤンネルストツパー領域（５）の厚
さはかなり薄くなつてしまい、半導体素子の高集積化に
対応してSiO2膜（９）の幅を狭くした場合、SiO2膜
（９）下でパンチスルー現象が生ずる場合があるという
不都合があつた。本発明は、斯る点に鑑み、半導体素子
の高集積化に対応して素子分離領域となる選択酸化層
（９）の幅を狭くする場合にもこの選択酸化膜（９）下
でパンチスルー現象を抑制し得る半導体装置の製造方法
を提供することを目的とする。However, in the conventional method of manufacturing a C-MOS FET, when forming a P-channel stopper region (5), as shown in FIG. 2D, a Si 3 N 4 film is not used without using a photoresist mask. Using the (3) and the SiO 2 film (2) as a mask, N-type ions are implanted through the opening (3b) of the Si 3 N 4 film (3) and the thinned portion (2a) of the SiO 2 film (2). Therefore, even if the N-type ion implantation path
Even if the SiO 2 film (2a) is thinned, the gate electrode (18)
The upper limit of the implantation energy of the N-type ions must be considerably suppressed so that the N-type ions are not implanted into the lower channel region. Thus, in the conventional method, N
Since the upper limit of the ion implantation energy is considerably suppressed, the thickness of the P-channel stopper region (5) is considerably reduced, and the thickness of the SiO 2 film (9) is reduced in accordance with the high integration of the semiconductor element. When the width is reduced, there is a disadvantage that a punch-through phenomenon may occur under the SiO 2 film (9). In view of the above, the present invention provides punch-through under the selective oxide film (9) even when the width of the selective oxide layer (9) serving as an element isolation region is reduced in response to the high integration of a semiconductor device. It is an object of the present invention to provide a method for manufacturing a semiconductor device capable of suppressing the phenomenon.
本発明に依る半導体装置の製造方法は、第１図に示す
如く、半導体基体（１）上に形成した耐酸化膜（３）上
に第１のレジスト層（４）を形成し、次いでこの第１の
レジスト層（４）及び耐酸化膜（３）に開口部（4a）を
形成した後、この第１のレジスト層（４）をマスクにし
てこの半導体基板（１）に一方の導電型の第１の不純物
領域（５）を形成し、次いでこの第１のレジスト層
（４）を除去した後、この耐酸化膜（３）の開口部（3
b）の一部を残して一側に第２のレジスト層（６）を形
成し、次いでこの第２のレジスト層（６）のない開口部
（3b）の他側の領域及びこれに続くこの耐酸化膜（３）
で覆われた所定領域に他方の導電型の不純物領域を形成
すると共にこの第２のレジスト層（６）を除去し、この
耐酸化酸（３）をマスクとしてこの半導体基板（１）を
選択酸化するものである。As shown in FIG. 1, the method of manufacturing a semiconductor device according to the present invention forms a first resist layer (4) on an oxidation resistant film (3) formed on a semiconductor substrate (1), and then forms the first resist layer (4). After forming an opening (4a) in the first resist layer (4) and the oxidation-resistant film (3), the semiconductor substrate (1) is formed on the semiconductor substrate (1) by using the first resist layer (4) as a mask. After forming the first impurity region (5) and then removing the first resist layer (4), the opening (3) of the oxidation resistant film (3) is formed.
forming a second resist layer (6) on one side, leaving a part of b), then the area on the other side of the opening (3b) without this second resist layer (6) and the Oxidation resistant film (3)
A second impurity layer of the other conductivity type is formed in a predetermined area covered with the resist, the second resist layer (6) is removed, and the semiconductor substrate (1) is selectively oxidized using the oxidation-resistant acid (3) as a mask. Is what you do.
斯る本発明に依れば、選択酸化層（９）下の半導体基
板（１）に不純物領域（５）（７）が設けられているの
で、この選択酸化層（９）下にチヤンネル領域が生ずる
のを防ぐと共にこの選択酸化層（９）下でパンチスルー
現象が生ずるのを抑制することができる。According to the present invention, since the impurity regions (5) and (7) are provided in the semiconductor substrate (1) below the selective oxidation layer (9), the channel region is formed below the selective oxidation layer (9). This can be prevented, and the occurrence of the punch-through phenomenon under the selective oxidation layer (9) can be suppressed.
また本発明に依れば、一方及び他方の導電型の不純物
の注入に際し、第１及び第２のレジスト層（４）及び
（６）をマスクとして使用しているので、一方及び他方
の導電型の不純物を夫々高いエネルギーで半導体基板
（１）に注入し、この半導体基板（１）の選択酸化層
（９）下の一方及び他方の導電型の不純物領域（５）及
び（７）をかなり厚く形成することができる。従つて、
半導体素子の高集積化に対応して選択酸化層（９）の幅
を狭くしても、不純物領域（５）（７）が厚く形成され
ているので、この選択酸化層（９）下でパンチスルー現
象が生ずるのを抑制することができる。According to the present invention, the first and second resist layers (4) and (6) are used as masks when implanting impurities of one or the other conductivity type, so that the one and the other conductivity types are used. Is implanted into the semiconductor substrate (1) at a high energy, and the one and other conductive type impurity regions (5) and (7) under the selective oxidation layer (9) of the semiconductor substrate (1) are considerably thick. Can be formed. Therefore,
Even if the width of the selective oxide layer (9) is reduced in response to the high integration of the semiconductor element, since the impurity regions (5) and (7) are formed thick, a punch is formed under the selective oxide layer (9). The occurrence of the through phenomenon can be suppressed.
以下、第１図を参照して本発明の半導体装置の製造方
法の一実施例につき説明しよう。この第１図において第
２図に対応する部分には同一符号を付しその詳細説明は
省略する。Hereinafter, an embodiment of a method of manufacturing a semiconductor device according to the present invention will be described with reference to FIG. In FIG. 1, parts corresponding to those in FIG. 2 are denoted by the same reference numerals, and detailed description thereof will be omitted.
本例においても、先ず第１図Ａに示す如くＮ形シリコ
ン基板（１）を用意し、このＮ形シリコン基板（１）に
対して第１図Ａ〜第１図Ｃに示す如く第２図Ａ〜第２図
Ｃに示すと同様の工程を施こし、第１図Ｃに示す如くフ
オトレジスト（４）及びSi3N4膜（３）に開口部（4a）
及び（3b）を形成すると共に、この開口部（4a）（3b）
に露出する部分のSiO2膜（2a）を薄くする如くする。Also in this example, first, an N-type silicon substrate (1) is prepared as shown in FIG. 1A, and the N-type silicon substrate (1) is prepared as shown in FIG. 1A to FIG. 2A to 2C, an opening (4a) is formed in the photoresist (4) and the Si 3 N 4 film (3) as shown in FIG.
And (3b), and the openings (4a) (3b)
The portion of the SiO 2 film (2a) exposed to the substrate is made thinner.
次に第１図Ｄに示す如く第１のフオトレジスト（４）
をマスクにして薄膜化したSiO2膜（2a）の部分を通じて
Ｎ形イオンを打ち込み、Ｐチヤンネルストツパー領域
（５）を形成する如くする。Next, as shown in FIG. 1D, a first photoresist (4)
Using N as a mask, N-type ions are implanted through the thinned SiO 2 film (2a) to form a P-channel stopper region (5).
次に第１のフオトレジスト（４）を剥離した後、第１
図Ｅに示す如く、Si3N4膜（３）の開口部（3b）の一部
を残し且つ一側の所定部分までに第２のフオトレジスト
（６）を被着し、この第２のフオトレジスト（６）をマ
スクとしてＰ形イオンを打ち込み、所謂Ｎチヤンネルス
トツパー領域（７）を形成すると共にこのＰ形イオンの
打ち込みにより第２のフォトレジスト（６）のない他側
の所定領域の耐酸化膜層（３）を突き抜けた不純物即ち
Ｐ形イオンにより不純物領域即ちP-形ウエル（８）を形
成する。Next, after removing the first photoresist (4), the first photoresist (4) is removed.
As shown in FIG. E, a second photoresist (6) is applied to a predetermined portion on one side while leaving a part of the opening (3b) of the Si 3 N 4 film (3). P-type ions are implanted using the photoresist (6) as a mask to form a so-called N-channel stopper region (7), and the implantation of the P-type ions forms a predetermined region on the other side without the second photoresist (6). the impurity that P-type ions penetrate through the oxidation resistant film layer (3) impurity region or P - forming a shape well (8).
次に第１図Ｅ〜第１図Ｉに示す如く第２図Ｅ〜第２図
Ｉに示すと同様の工程を施こし、第１図Ｉに示す如く素
子分離領域となるSiO2膜（９）を形成し、またＰ形イオ
ンの注入によるソース領域（10）及びドレイン領域（1
1）とゲート絶縁膜（12）を介して形成したゲート電極
（13）とからなるＰ−MOS FET（14）とP-形ウエル
（８）に形成したＮ形イオンの注入によるソース領域
（15）及びドレイン領域（16）とゲート絶縁膜（17）を
介して形成されたゲート電極（18）とからなるＮ−MOS
FET（19）とを形成し、更に絶縁膜（20）を介してＰ−M
OS FET（14）のソース電極（21）、ドレイン電極（2
2）、Ｎ−MOS FET（19）のソース電極（23）、トレイン
電極（24）及び必要な配線（25）を形成する如くしてＣ
−MOS FETを構成する。Next facilities stiffness similar process to that shown in Figure 2 E~ Figure 2 I as shown in FIG. 1 E~ Figure 1 I, SiO 2 film (9 serving as the element isolation region as shown in FIG. 1 I ), And a source region (10) and a drain region (1) formed by P-type ion implantation.
1) and the gate insulating film (12) and the gate electrode formed via a (13) consisting of a P-MOS FET (14) P - source region by forming the implantation of the N-type ions to form wells (8) (15 ) And an N-MOS comprising a drain region (16) and a gate electrode (18) formed via a gate insulating film (17).
FET (19) is formed, and the P-M is formed via an insulating film (20).
OS FET (14) source electrode (21), drain electrode (2
2), forming the source electrode (23), the train electrode (24) and the necessary wiring (25) of the N-MOS FET (19)
-Configure a MOS FET.
この様に構成されたＣ−MOS FETにおいては、素子分
離領域となるSiO2膜（９）下のＰ−MOS FET（14）側に
はＮ形イオンの注入によるＰチヤンネルストツパー領域
（５）が形成されていると共にＮ−MOS FET（19）側に
はＰ形イオンの注入によるＮチヤンネルストツパー領域
（７）が形成されているので、このSiO2膜（９）下にチ
ヤンネル領域が形成するのを阻止できると共にドレイン
（11）（16）の空乏層の拡がりを原因とするパンチスル
ー現象がSiO2膜（９）下で生ずるのを抑制できるという
利益がある。In the C-MOS FET thus configured, a P-channel stopper region (5) formed by N-type ion implantation is provided on the P-MOS FET (14) side below the SiO 2 film (9) serving as an element isolation region. Is formed and an N-channel stop region (7) is formed on the N-MOS FET (19) side by implanting P-type ions, so that a channel region is formed under the SiO 2 film (9). And the punch-through phenomenon caused by the expansion of the depletion layers of the drains (11) and (16) can be suppressed from occurring under the SiO 2 film (9).
また本例においては、第１のフオトレジスト（４）を
マスクとしてＮ形イオンを打ち込みＰチヤンネルストツ
パー領域（５）を形成する如くされているので、第１の
フオトレジスト（４）を使用しないでＮ形イオンを打ち
込むとする従来例に比しかなり大きなエネルギーでＮ形
イオンを打ち込み、Ｐチヤンネルストツパー領域（５）
を厚く形成することができる。In this example, the first photoresist (4) is not used because the N-type ions are implanted using the first photoresist (4) as a mask to form the P-channel stopper region (5). The N-type ions are implanted with considerably larger energy than the conventional example in which N-type ions are implanted in the P channel stop region (5).
Can be formed thick.
従つて、本実施例に依れば、半導体素子の高集積化に
対応してSiO2膜（９）の幅を狭くしても、Ｐチヤンネル
ストツパー領域（５）が厚く形成されるので、SiO2膜
（９）下でパンチスルー現象の発生を抑制し得る半導体
装置を製造することができるという利益がある。Therefore, according to the present embodiment, even if the width of the SiO 2 film (9) is reduced in response to the high integration of the semiconductor element, the P-channel stopper region (5) is formed thick. There is an advantage that a semiconductor device capable of suppressing the occurrence of the punch-through phenomenon under the SiO 2 film (9) can be manufactured.
尚、上述実施例においてはＮ形シリコン基板（１）を
使用した場合について述べたが、本発明は、上述実施例
に限らず、Ｐ形シリコン基板を使用する場合にも適用で
き、上述同様の作用効果を得ることができることは容易
に理解できよう。In the above embodiment, the case where the N-type silicon substrate (1) is used has been described. However, the present invention is not limited to the above-described embodiment, and can be applied to the case where a P-type silicon substrate is used. It can be easily understood that the operation and effect can be obtained.
また上述実施例においてはＣ−MOS FETを製造する場
合について述べたが、本発明は上述実施例に限らず、そ
の他種々の半導体装置を製造する場合に適用でき、上述
同様の作用効果を得ることができることは容易に理解で
きよう。Further, in the above embodiment, the case of manufacturing a C-MOS FET has been described. However, the present invention is not limited to the above embodiment, and can be applied to the case of manufacturing various other semiconductor devices, and the same operation and effect as described above can be obtained. You can easily understand what you can do.
更に本発明は上述実施例に限らず、本発明の要旨を逸
脱することなくその他種々の構成が取り得ることは勿論
である。Further, the present invention is not limited to the above-described embodiment, and it goes without saying that various other configurations can be adopted without departing from the gist of the present invention.
本発明に依れば、半導体基板に対する一方及び他方の
導電型の不純物の注入に際し、第１及び第２のレジスト
層をマスクとして用いているので、一方及び他方の導電
型の不純物を夫々高いエネルギーで半導体基板に注入
し、この半導体基板の選択酸化層下の一方及び他方の導
電型の不純物領域をかなり厚く形成することができ、半
導体素子の高集積化に対応して選択酸化層の幅を狭くす
る場合にも、この選択酸化層下でパンチスルー現象を抑
制し得る半導体装置を製造できるという利益がある。According to the present invention, the first and second resist layers are used as masks when implanting one and the other conductivity type impurities into the semiconductor substrate. The impurity region of one and the other conductivity type under the selective oxidation layer of this semiconductor substrate can be formed considerably thick, and the width of the selective oxidation layer is increased in response to the high integration of the semiconductor element. Even when the width is reduced, there is an advantage that a semiconductor device capable of suppressing the punch-through phenomenon under the selective oxidation layer can be manufactured.
第１図は本発明半導体装置の製造方法の一実施例である
Ｃ−MOS FETの製造を示す工程図、第２図は従来のＣ−M
OS FETの製造を示す工程図である。 （１）はＮ形シリコン基板、（２）はSiO2膜、（３）は
Si3N4膜、（４），（６）は夫々フオトレジスト、
（５）はＰチヤンネルストツパー領域、（７）はＮチヤ
ンネルストツパー領域、（９）はSiO2層、（10）はＰ−
MOS FETのソース領域、（11）はＰ−MOS FETのドレイン
領域、（12）はＰ−MOS FETのゲート絶縁膜、（13）は
Ｐ−MOS FETのゲート電極、（14）はＰ−MOS FET、（1
5）はＮ−MOS FETのソース領域、（16）はｎ−MOS FET
のドレイン領域、（17）はｎ−MOS FETのゲート絶縁
膜、（18）はｎ−MOS FETのゲート電極、（19）はｎ−M
OS FETである。FIG. 1 is a process diagram showing the production of a C-MOS FET which is an embodiment of the method for producing a semiconductor device of the present invention, and FIG.
FIG. 4 is a process chart showing the manufacture of an OS FET. (1) N-type silicon substrate, (2) SiO 2 film, (3)
Si 3 N 4 film, (4) and (6) are photoresists, respectively.
(5) is a P-channel stopper region, (7) is an N-channel stopper region, (9) is an SiO 2 layer, and (10) is a P-channel stopper region.
The source region of the MOS FET, (11) is the drain region of the P-MOS FET, (12) is the gate insulating film of the P-MOS FET, (13) is the gate electrode of the P-MOS FET, and (14) is the P-MOS FET, (1
5) is the source region of the N-MOS FET, and (16) is the n-MOS FET
, (17) is an n-MOS FET gate insulating film, (18) is an n-MOS FET gate electrode, and (19) is n-M
OS FET.
Claims (1)
のレジスト層を形成し、 次いで該第１のレジスト層及び耐酸化膜に開口部を形成
した後、 上記第１のレジスト層をマスクにして上記半導体基板に
一方の導電型の第１の不純物領域を形成し、 次いで上記第１のレジストを除去した後、上記耐酸化膜
の開口部の一部を残して一側に第２のレジスト層を形成
し、 次いで該第２のレジスト層のない開口部の他側の領域に
他の導電型の第２の不純物領域と更に該開口部の他側の
領域及びこれに続く上記耐酸化膜で覆われた領域に他方
の導電型の第３の不純物領域とを形成すると共に 上記第２のレジスト層を除去し、上記耐酸化膜をマスク
として上記半導体基板を選択酸化することを特徴とする
半導体装置の製造方法。A first antioxidant film formed on a semiconductor substrate;
After forming an opening in the first resist layer and the oxidation-resistant film, using the first resist layer as a mask, the first impurity region of one conductivity type is formed in the semiconductor substrate. Then, after removing the first resist, a second resist layer is formed on one side except for a part of the opening of the oxidation-resistant film, and then an opening without the second resist layer is formed. A second impurity region of another conductivity type in a region on the other side of the portion and a third impurity region of the other conductivity type in a region on the other side of the opening and a region subsequently covered with the oxidation-resistant film. Forming a region, removing the second resist layer, and selectively oxidizing the semiconductor substrate using the oxidation-resistant film as a mask.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60239111A JP2633525B2 (en) | 1985-10-25 | 1985-10-25 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60239111A JP2633525B2 (en) | 1985-10-25 | 1985-10-25 | Method for manufacturing semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6298743A JPS6298743A (en) | 1987-05-08 |
| JP2633525B2 true JP2633525B2 (en) | 1997-07-23 |
Family
ID=17039961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60239111A Expired - Lifetime JP2633525B2 (en) | 1985-10-25 | 1985-10-25 | Method for manufacturing semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2633525B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106128951B (en) * | 2016-06-30 | 2019-03-08 | 上海华力微电子有限公司 | Improve the method for silicon substrate integrality in flash array area oxygen pad layer etching process |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60180158A (en) * | 1984-02-27 | 1985-09-13 | Yokogawa Hokushin Electric Corp | Manufacture of semiconductor device |
-
1985
- 1985-10-25 JP JP60239111A patent/JP2633525B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6298743A (en) | 1987-05-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7276407B2 (en) | Method for fabricating semiconductor device | |
| EP0166167B1 (en) | A process for manufacturing a semiconductor device comprising p-channel and n-channel misfets | |
| JP2633525B2 (en) | Method for manufacturing semiconductor device | |
| JP3092634B2 (en) | Method for manufacturing thin film transistor | |
| JPH09223793A (en) | Semiconductor device and its manufacture | |
| JPH0341763A (en) | Complementary mos semiconductor device | |
| KR100427032B1 (en) | Method of manufacturing semiconductor device using one time high concentration ion-implantation | |
| JPH09321233A (en) | Manufacturing semiconductor device | |
| JP3041860B2 (en) | Method for manufacturing MIS transistor | |
| JPH1117024A (en) | Manufacture of semiconductor device | |
| JPH10270545A (en) | Manufacture of semiconductor device | |
| JP3226252B2 (en) | Method for manufacturing semiconductor device | |
| JP2005109388A (en) | Semiconductor device and its manufacturing method | |
| JP2982393B2 (en) | Method for manufacturing semiconductor device | |
| JPH0349236A (en) | Manufacture of mos transistor | |
| JPH0387060A (en) | Manufacture of semiconductor device | |
| JP2506864B2 (en) | Method for manufacturing MOS semiconductor device | |
| JP2000114393A (en) | Manufacture of semiconductor device | |
| JPS61166154A (en) | Manufacture of mis type semiconductor device | |
| JPS63144543A (en) | Formation of semiconductor interelement isolation region | |
| JPS6410103B2 (en) | ||
| JPH06338561A (en) | Semiconductor device and manufacture thereof | |
| JPH03191566A (en) | Manufacture of semiconductor device | |
| JPH06268225A (en) | Semiconductor device | |
| JPS60176263A (en) | Manufacture of semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |