JPS59184553A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS59184553A JPS59184553A JP58060239A JP6023983A JPS59184553A JP S59184553 A JPS59184553 A JP S59184553A JP 58060239 A JP58060239 A JP 58060239A JP 6023983 A JP6023983 A JP 6023983A JP S59184553 A JPS59184553 A JP S59184553A
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- JP
- Japan
- Prior art keywords
- semiconductor element
- pressing
- semiconductor
- container
- lid
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/32—Holders for supporting the complete device in operation, i.e. detachable fixtures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
Landscapes
- Physics & Mathematics (AREA)
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、複数の半導体素子を容器内にフリップチッ
プボンディングして収容した半導体装置に関する。
゛ 〔従来技術〕 従来、この種の半導体装置は第１図に縦断面図で示すよ
うになっていた。（１）はシリコン基板にＰ形、Ｎ膨拡
散層を形成し、トランジスタ等の能動素子を形成した半
導体素子、（２）はこの能動素子の機能を取り出すため
の電極をなすバンプで、Ｐ、−８ｎ合金からなる突起電
極にされている。（３）は絶縁材からなり、各半導体素
子（１）を収納し外部環境から隔離し、湿気等に対し保
護する容器（いわゆる「パッケージ」）で、数十個の半
導体素子ｆ１’１を装着できるようになっている。この
容器（３）は容器本体（４）と、この本体部にはんだ接
合、あるいは取付けねじなどにより気密に取付けられた
ふた（５）からなる。容器本体（４）の底部には、複数
個の半導体素子（１）をバンプ（２）を介して電気接続
する配線パターン（図示は略す）が形成されてあり、容
器（３）の外部に多数のリード（６）が引出されている
。
プボンディングして収容した半導体装置に関する。
゛ 〔従来技術〕 従来、この種の半導体装置は第１図に縦断面図で示すよ
うになっていた。（１）はシリコン基板にＰ形、Ｎ膨拡
散層を形成し、トランジスタ等の能動素子を形成した半
導体素子、（２）はこの能動素子の機能を取り出すため
の電極をなすバンプで、Ｐ、−８ｎ合金からなる突起電
極にされている。（３）は絶縁材からなり、各半導体素
子（１）を収納し外部環境から隔離し、湿気等に対し保
護する容器（いわゆる「パッケージ」）で、数十個の半
導体素子ｆ１’１を装着できるようになっている。この
容器（３）は容器本体（４）と、この本体部にはんだ接
合、あるいは取付けねじなどにより気密に取付けられた
ふた（５）からなる。容器本体（４）の底部には、複数
個の半導体素子（１）をバンプ（２）を介して電気接続
する配線パターン（図示は略す）が形成されてあり、容
器（３）の外部に多数のリード（６）が引出されている
。
半導体素子ｆｉｌのバンプ（２）を容器（３）の電極に
フリップチップボンディングした状態を、第２図に拡大
断面図で示す。（７）は容器（３）の底面に形成された
電極で、材質はＡｕを最上層とするＷ−Ｎｉ−札層から
なり、半導体素子ｆｉｌの電極から容器（３）の配線パ
ターン（図示は略す）に電気接続していて、リード（６
）から取出される。多数の半導体素子ｆｌ）のバンプ（
２）と電極（７）を接触させ、約３５０℃の加熱処理を
行うと、Ｐ、 −ＳｎとＡ、 −Ｎ、が冶金的によくな
じみ、電気的接続と機械的固定が同時にできる。
フリップチップボンディングした状態を、第２図に拡大
断面図で示す。（７）は容器（３）の底面に形成された
電極で、材質はＡｕを最上層とするＷ−Ｎｉ−札層から
なり、半導体素子ｆｉｌの電極から容器（３）の配線パ
ターン（図示は略す）に電気接続していて、リード（６
）から取出される。多数の半導体素子ｆｌ）のバンプ（
２）と電極（７）を接触させ、約３５０℃の加熱処理を
行うと、Ｐ、 −ＳｎとＡ、 −Ｎ、が冶金的によくな
じみ、電気的接続と機械的固定が同時にできる。
こうして、多数の半導体素子ｆｌｌが容器（３）に固定
。
。
装着でき、外部リード（６）から電気的出力が取出され
る。
る。
組立後、リード（６）により半導体装置としての試験を
行う。一つの容器（３）に搭載する各半導体素子１１＋
には、ある割合（例えば０．０１％）で不良品が混入す
るもので、生産された半導体装置が１００チ良品という
ことはあり得ない。不良品の半導体装置を廃棄処分する
ことは、製品単価を上昇することになるので、通常は不
良半導体素子を探し、その素子のみを取替える作業を行
っている。これには、容器（３）を再び約３５０℃に加
熱しバンプ（２）のＰｂ−８ｎを溶融させた状態で不良
半導体素子（１）を取除く作業と、その位置に良品半導
体素子（１）を置き、容器（３）をまた、約３５０℃の
加熱処理しフリップチップボンディングする方法がとら
れている。
行う。一つの容器（３）に搭載する各半導体素子１１＋
には、ある割合（例えば０．０１％）で不良品が混入す
るもので、生産された半導体装置が１００チ良品という
ことはあり得ない。不良品の半導体装置を廃棄処分する
ことは、製品単価を上昇することになるので、通常は不
良半導体素子を探し、その素子のみを取替える作業を行
っている。これには、容器（３）を再び約３５０℃に加
熱しバンプ（２）のＰｂ−８ｎを溶融させた状態で不良
半導体素子（１）を取除く作業と、その位置に良品半導
体素子（１）を置き、容器（３）をまた、約３５０℃の
加熱処理しフリップチップボンディングする方法がとら
れている。
上記従来の装置では、不良半導体素子（１）の取替えの
際の加熱処理によって、容器ｆｌｌ内に装着されである
他の半導体素子Ｔｌ）が再三の余分の熱サイクルを被る
ことになる。半導体装置では実使用においては、半導体
素子ｉｌ＋の発熱によりそのバンプ（２）部の、や金的
特性が変化してくる。この変化は、例えば、５ｎ−Ｎ、
合金の増加によって純Ｎｉ層の厚みが薄くなることであ
シ、さらには、純Ｎｉ層がなくなりｗ／ Ｎ ｉ界面が
機械的破壊に致る現象である。
際の加熱処理によって、容器ｆｌｌ内に装着されである
他の半導体素子Ｔｌ）が再三の余分の熱サイクルを被る
ことになる。半導体装置では実使用においては、半導体
素子ｉｌ＋の発熱によりそのバンプ（２）部の、や金的
特性が変化してくる。この変化は、例えば、５ｎ−Ｎ、
合金の増加によって純Ｎｉ層の厚みが薄くなることであ
シ、さらには、純Ｎｉ層がなくなりｗ／ Ｎ ｉ界面が
機械的破壊に致る現象である。
したがって、不良半導体素子ｆ１＋の取替え作業によっ
て加えられる余分な熱ヒートサイクルを被り、半導体素
子の寿命が短縮される結果になっていた。
て加えられる余分な熱ヒートサイクルを被り、半導体素
子の寿命が短縮される結果になっていた。
この発明は、容器底面上の電極に半導体素子のバンプを
載せ、抑圧手段により半導体素子を上方から押圧してフ
リップチップボンディングし、加熱処理を要せず、不良
半導体素子が生じたときは、加熱することなく抑圧手段
を外して良品の半導体素子と取替え、再び押圧してフリ
ップチップボンディングするようにし、従来の装置のよ
うに加熱処理によって寿命を縮めることなく、不良半導
体素子の取替えが熱処理によらずに容易にできる半導体
装置を提供することを目的としている。
載せ、抑圧手段により半導体素子を上方から押圧してフ
リップチップボンディングし、加熱処理を要せず、不良
半導体素子が生じたときは、加熱することなく抑圧手段
を外して良品の半導体素子と取替え、再び押圧してフリ
ップチップボンディングするようにし、従来の装置のよ
うに加熱処理によって寿命を縮めることなく、不良半導
体素子の取替えが熱処理によらずに容易にできる半導体
装置を提供することを目的としている。
第３図はこの発明の一実施例による半導体装置の縦断面
図であり、（ｔ） 、 ＋２１ 、 ｆ＋） 、 ＋６
１は上記従来装置と同一のものである。シｌ）は絶縁材
からなり、各半導体素子ｆｔｌを収納し保論する容器（
いわゆる「パッケージ」）で、容器本体（４）とふた（
２２）からなり、このふたははんだ接合、あるいは取付
けねじなどにより容器本体（４）に気密に取付けられて
いる。ふた（５）にはねじ穴（ＺＺａ）が設けられ、押
付けねじ（財）により半導体素子（１）を上方から押圧
している。
図であり、（ｔ） 、 ＋２１ 、 ｆ＋） 、 ＋６
１は上記従来装置と同一のものである。シｌ）は絶縁材
からなり、各半導体素子ｆｔｌを収納し保論する容器（
いわゆる「パッケージ」）で、容器本体（４）とふた（
２２）からなり、このふたははんだ接合、あるいは取付
けねじなどにより容器本体（４）に気密に取付けられて
いる。ふた（５）にはねじ穴（ＺＺａ）が設けられ、押
付けねじ（財）により半導体素子（１）を上方から押圧
している。
半導体素子（１）のバンプ（２）を容器（３）の電極ヘ
フリツプチツプボンデイングした状態を第４図に拡大断
面図で示す。半導体素子（１）は押付けねじ（２３）で
押圧されており、バンプ（２）と電極（７）は、や金的
になじんでいないにもかかわらず、圧接による電気的接
続がなされている。また、押付けねじ瞥による抑圧で機
械的な固定がされている。第４図はバンプ（２）が変形
するまで押圧した状態を示している。
フリツプチツプボンデイングした状態を第４図に拡大断
面図で示す。半導体素子（１）は押付けねじ（２３）で
押圧されており、バンプ（２）と電極（７）は、や金的
になじんでいないにもかかわらず、圧接による電気的接
続がなされている。また、押付けねじ瞥による抑圧で機
械的な固定がされている。第４図はバンプ（２）が変形
するまで押圧した状態を示している。
このように各半導体素子ｆｉ＋が装着された装態で、も
し、不良な半導体素子ｆｉ＋があれば、押付けねじ（２
３）を緩め、ふた翰を外し、良品の半導体素子（１）と
取替え、再びふた（２２を取付け、押付けねじ（２３）
で圧着固定する。
し、不良な半導体素子ｆｉ＋があれば、押付けねじ（２
３）を緩め、ふた翰を外し、良品の半導体素子（１）と
取替え、再びふた（２２を取付け、押付けねじ（２３）
で圧着固定する。
このように、半導体素子（１）の装着及び取替えには、
全く熱処理を行わないので、従来装置に比べ寿命が延長
される。
全く熱処理を行わないので、従来装置に比べ寿命が延長
される。
なお、上記実施例では、押圧手段として押付けねじ（財
）で半導体素子＋１１を直接押圧したが、ばね部材を介
し弾力をもたせて抑圧固定するようにし、押付けねじの
締込みにより圧着力が調整できるようにしてもよい。
）で半導体素子＋１１を直接押圧したが、ばね部材を介
し弾力をもたせて抑圧固定するようにし、押付けねじの
締込みにより圧着力が調整できるようにしてもよい。
また、バンプ（２）の材料はＰ、 −Ｓｒｌに限らず、
電極（７）の材料もＷ −Ｎ、 −Ａｕに限ることなく
、圧接によりフリップチップボンディングされる、それ
ぞれ他の適当な金属を用いることができる。
電極（７）の材料もＷ −Ｎ、 −Ａｕに限ることなく
、圧接によりフリップチップボンディングされる、それ
ぞれ他の適当な金属を用いることができる。
さらに、半導体素子はシリコン基板に限らず、他の半導
体基板であってもよい。
体基板であってもよい。
なおまた、抑圧手段をなす押付けねじは中空ねじてあっ
てもよく、材質は金属、絶縁物、あるいは、これらの複
合材料であってもよい。さらにまた、押付けねじの下端
に当て板を挿入してもよい。
てもよく、材質は金属、絶縁物、あるいは、これらの複
合材料であってもよい。さらにまた、押付けねじの下端
に当て板を挿入してもよい。
以上のように、この発明によれば、下部にバンプが設け
られ容器内に収納された半導体素子を、抑圧手段により
上方から押圧し、フリップチップボンディングするよう
にしたので、加熱処理をすることがなく寿命が従来に比
べ延長され、不良半導体素子の取替えが熱処理を施すこ
となく容易にでき、取替えのために他の半導体素子の寿
命が短縮することがなくなり、また、信頼性を高めるこ
とができる。
られ容器内に収納された半導体素子を、抑圧手段により
上方から押圧し、フリップチップボンディングするよう
にしたので、加熱処理をすることがなく寿命が従来に比
べ延長され、不良半導体素子の取替えが熱処理を施すこ
となく容易にでき、取替えのために他の半導体素子の寿
命が短縮することがなくなり、また、信頼性を高めるこ
とができる。
第１図は従来の半導体装置の概要縦断面図、第２図は第
１図の半導体素子をバンプでフリップチップボンディン
グした状態の拡大断面図、第３図はこの発明の一実施例
による半導体装置の概要断面図、第４図は第１図の半導
体装置の半導体素子を押圧しバンプでフリップチップボ
ンディングした状態の拡大断面図である。 図において、１・・・半導体素子、２・・・バンプ、４
・・・容器本体、６・・・外部リード、ツ・・・電極、
２１・・・容器、２２・・・ふた、２３・・・抑圧手段
をなす押付けねじ０ なお、図中同一符号は同−又は相当部分を示す。 代理人 大岩増雄
１図の半導体素子をバンプでフリップチップボンディン
グした状態の拡大断面図、第３図はこの発明の一実施例
による半導体装置の概要断面図、第４図は第１図の半導
体装置の半導体素子を押圧しバンプでフリップチップボ
ンディングした状態の拡大断面図である。 図において、１・・・半導体素子、２・・・バンプ、４
・・・容器本体、６・・・外部リード、ツ・・・電極、
２１・・・容器、２２・・・ふた、２３・・・抑圧手段
をなす押付けねじ０ なお、図中同一符号は同−又は相当部分を示す。 代理人 大岩増雄
Claims (3)
- （１） それぞれ複数宛のバンプが下面に設けられた
複数の半導体素子、底部に複数宛の電極が設けられ、多
数のリードが外部に引出されてあり、上記各半導体素子
の各バンプを対応する上記各電極上に当接させて収納す
る容器本体と、この容器本体に取付けられたふたとから
なる容器、及び上記各半導体素子を上方から押圧してお
り、上記バンプによりフリップチップボンディングした
複数の抑圧手段を備えた半導体装置。 - （２）抑圧手段は、ふたにねじ込まれ各半導体素子を押
圧する複数の押付けねじからなることを特徴とする特許
請求の範囲第１項記載の半導体装置。 - （３）押圧手段は、ふたにねじ込まれ各半導体素子を押
圧する複数の押付けねじ、及びこの押付けねじの下端に
介在させたばね部材からなり、圧着力が調整でへるよう
にしたことを特徴とする特許請求の範囲第ｉ項記載の半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58060239A JPS59184553A (ja) | 1983-04-04 | 1983-04-04 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58060239A JPS59184553A (ja) | 1983-04-04 | 1983-04-04 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59184553A true JPS59184553A (ja) | 1984-10-19 |
Family
ID=13136422
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58060239A Pending JPS59184553A (ja) | 1983-04-04 | 1983-04-04 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59184553A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62261193A (ja) * | 1986-05-08 | 1987-11-13 | 三菱電機株式会社 | 電子部品 |
| JPH01302832A (ja) * | 1988-05-31 | 1989-12-06 | Canon Inc | 電気回路装置 |
-
1983
- 1983-04-04 JP JP58060239A patent/JPS59184553A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62261193A (ja) * | 1986-05-08 | 1987-11-13 | 三菱電機株式会社 | 電子部品 |
| JPH01302832A (ja) * | 1988-05-31 | 1989-12-06 | Canon Inc | 電気回路装置 |
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