JPS59183546A - シリアル転送における同期確立方式 - Google Patents
シリアル転送における同期確立方式Info
- Publication number
- JPS59183546A JPS59183546A JP58058020A JP5802083A JPS59183546A JP S59183546 A JPS59183546 A JP S59183546A JP 58058020 A JP58058020 A JP 58058020A JP 5802083 A JP5802083 A JP 5802083A JP S59183546 A JPS59183546 A JP S59183546A
- Authority
- JP
- Japan
- Prior art keywords
- data
- buffer
- bit
- circuit
- synchronization
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明はシリアル転送される同期データのフし一ム同期
をとる方法に関するものである。
をとる方法に関するものである。
（背景技術）
一般にデータ７レームの最初のビットだけが同期ビット
として用いられ残シのビットがすべてデータとして意味
をもち、そのビ、１・位置によってデータの意味が定義
されておシ、かつ同期ビットによシそのフレームの区切
シを示すようなデータフレームを受信処理するとき、連
続するデータ列の中から同期ビットの位置を検°出しそ
の同期ビットに引続くデータ列を１つのフレームとして
認識し、ソフトウェアに同期のとれたフレーム毎のデー
タを転送することが必要である。
として用いられ残シのビットがすべてデータとして意味
をもち、そのビ、１・位置によってデータの意味が定義
されておシ、かつ同期ビットによシそのフレームの区切
シを示すようなデータフレームを受信処理するとき、連
続するデータ列の中から同期ビットの位置を検°出しそ
の同期ビットに引続くデータ列を１つのフレームとして
認識し、ソフトウェアに同期のとれたフレーム毎のデー
タを転送することが必要である。
従来の方式を第１図によって説明する。
従来は同期データをデータ終端装置（ＤＣＥ ） ５か
ら１フレ一ム分の長さをもつ第１のシフトレジ） ス
タ２に受信していた。第２のシフトレジスタ３はｌフレ
ーム分の長さをもち第１ソフトレジスタ２に接続して順
次データの受信をする。１フレ一ム分のピット数を受信
すると両シフトレジスタの内容を演算回路４でチェック
を行ない同期ビットの検出を行ない、同期合せをしてい
た。
ら１フレ一ム分の長さをもつ第１のシフトレジ） ス
タ２に受信していた。第２のシフトレジスタ３はｌフレ
ーム分の長さをもち第１ソフトレジスタ２に接続して順
次データの受信をする。１フレ一ム分のピット数を受信
すると両シフトレジスタの内容を演算回路４でチェック
を行ない同期ビットの検出を行ない、同期合せをしてい
た。
従って、従来方式はフレーム分のピット数をもつ２つの
シフトレノスタ及び演算回路などの大きなハードウェア
量を必要としたため実現回路が複雑になシ、またフレー
ム長の異なるデータ列の受信は不可能であるという欠点
をもっていた。
シフトレノスタ及び演算回路などの大きなハードウェア
量を必要としたため実現回路が複雑になシ、またフレー
ム長の異なるデータ列の受信は不可能であるという欠点
をもっていた。
（発明の課題）
本発明はこれらの欠点を解決するため、プログラムによ
って同期ビットの検出を行ない簡単々回路によって同期
合せを実現したもので以下詳細に説明する。
って同期ビットの検出を行ない簡単々回路によって同期
合せを実現したもので以下詳細に説明する。
（発明の構成および作用）
第２図は本発明の実施例であって、１は中央処理装置（
ＣＰＵ ）、５はＶ２４インターフェースをもつデータ
終端装置（ＤＣＥ）、６はメインメモリ（ＭＭ ）、７
は中央処理装置から制御されるパルス発生回路、８はＡ
ＮＤダート、及び９は汎用の同期データを受信するデー
タ受信回路（ＵＡＲＴ ）である。
ＣＰＵ ）、５はＶ２４インターフェースをもつデータ
終端装置（ＤＣＥ）、６はメインメモリ（ＭＭ ）、７
は中央処理装置から制御されるパルス発生回路、８はＡ
ＮＤダート、及び９は汎用の同期データを受信するデー
タ受信回路（ＵＡＲＴ ）である。
受信データ（ＲＤ）はデータ受信回路９において、受信
エレメントタイミング（ＲＴ ）によシビットサンフ０
ルされ、８ビ、トのデータに組立てられ、中央処理装置
１に転送される。メインメモリ６上には受信データを格
納する第１のバッファと第１のバッファを保存するだめ
の第２のバッファと第１のバッファと第２のバッファの
演算結果を蓄積しておくだめの第３のバッファとの３種
のフレーム分の長さを持つバッファが用意されている。
エレメントタイミング（ＲＴ ）によシビットサンフ０
ルされ、８ビ、トのデータに組立てられ、中央処理装置
１に転送される。メインメモリ６上には受信データを格
納する第１のバッファと第１のバッファを保存するだめ
の第２のバッファと第１のバッファと第２のバッファの
演算結果を蓄積しておくだめの第３のバッファとの３種
のフレーム分の長さを持つバッファが用意されている。
壕ず同期ビットの位置の検出を開始するために、第３の
バッファに初期値として” １ ”を設定する。受信デ
ータは１フレ一ム分になるまで順次第１のバッファに格
納してゆく。第１のバッファが１フレ一ム分格納したと
き、第１のバッファの内容を第２のバッファにコピーす
る。再び第１のバッファに受信データを格納して、１フ
レ一ム分格納を終えたとき、即ち第１のバッファには新
しいフレーム分のデータ、第２のバッファには古いフレ
ーム分のデータが蓄積されると第１のバッファと第２の
バッファをビット毎に排他的論理和をとる。もしデータ
が異なれば“１″同じならば°゛０″という結果になる
。この演算結果を第３のバッファと論理積をとシ、結果
を第３のバッファに格納する。即ち新しいフレーム分の
データと前のフレーム分のデータとのビットの論理値が
異なるものだけが１″′として保存される。第３のバッ
ファの中に唯一の１″のビットがあるかどうかをチェッ
クする。もし複数個の１″が検出されれば、第１のバッ
ファの内容を第２のバッファに転送し、第１のバッファ
に受信オークを格納し続け、上２記の演算を繰返す。も
し唯一個の゛】″が検出されれば、そのビットが同期ビ
ットの位置であるから、１フレーム上のそのビット位置
を割シ出す。第３図に示すように第ｎビット目に１″が
あれば、受信エレメントタイミングをｎヶ止めるように
中央処理装置１よシ、パルス発生回路７にオーダを出す
。この後受信データを順次格納すると同期ビットがフレ
ームデータの最初になるようなデータ列となる。つまシ
同期が確立したのである。
バッファに初期値として” １ ”を設定する。受信デ
ータは１フレ一ム分になるまで順次第１のバッファに格
納してゆく。第１のバッファが１フレ一ム分格納したと
き、第１のバッファの内容を第２のバッファにコピーす
る。再び第１のバッファに受信データを格納して、１フ
レ一ム分格納を終えたとき、即ち第１のバッファには新
しいフレーム分のデータ、第２のバッファには古いフレ
ーム分のデータが蓄積されると第１のバッファと第２の
バッファをビット毎に排他的論理和をとる。もしデータ
が異なれば“１″同じならば°゛０″という結果になる
。この演算結果を第３のバッファと論理積をとシ、結果
を第３のバッファに格納する。即ち新しいフレーム分の
データと前のフレーム分のデータとのビットの論理値が
異なるものだけが１″′として保存される。第３のバッ
ファの中に唯一の１″のビットがあるかどうかをチェッ
クする。もし複数個の１″が検出されれば、第１のバッ
ファの内容を第２のバッファに転送し、第１のバッファ
に受信オークを格納し続け、上２記の演算を繰返す。も
し唯一個の゛】″が検出されれば、そのビットが同期ビ
ットの位置であるから、１フレーム上のそのビット位置
を割シ出す。第３図に示すように第ｎビット目に１″が
あれば、受信エレメントタイミングをｎヶ止めるように
中央処理装置１よシ、パルス発生回路７にオーダを出す
。この後受信データを順次格納すると同期ビットがフレ
ームデータの最初になるようなデータ列となる。つまシ
同期が確立したのである。
第４図に受信エレメントタイミングを止めるタイミング
チャートを示す。受信エレメントタイミングの立下がシ
でビットサンプルされている場合、中央処理装置１が・
ぐルス発生回路７にオーダを出すと立下がシを抑止する
ようなｉ４ルス奪１．つ発生する。（この場合オーダに
よってｎヶのパルスを抑止するような・ぐルス発生回路
であってもよい）このパルスと受信エレメント、タイミ
ングはＡＮＤゲート８で論理積がとられ、データ受信回
路９の入力クロック（ＲＸＣ）が１つ（またはｎヶ）ぬ
ける。
チャートを示す。受信エレメントタイミングの立下がシ
でビットサンプルされている場合、中央処理装置１が・
ぐルス発生回路７にオーダを出すと立下がシを抑止する
ようなｉ４ルス奪１．つ発生する。（この場合オーダに
よってｎヶのパルスを抑止するような・ぐルス発生回路
であってもよい）このパルスと受信エレメント、タイミ
ングはＡＮＤゲート８で論理積がとられ、データ受信回
路９の入力クロック（ＲＸＣ）が１つ（またはｎヶ）ぬ
ける。
従ってデータ受信回路９から受信データ列のうち１ビツ
ト（マたはｎビット）欠落した形で中央処理装置１に報
告される。
ト（マたはｎビット）欠落した形で中央処理装置１に報
告される。
以上説明したように、実施例では同期ビットの位置の検
出をソフトウェア処理で行ない、ハードウェアとしては
受信エレメントタイミングのストップオーダでデータ受
信回路の受信クロックを停止させるためのパルス発生回
路とＡＮＤケ゛−１だけの簡単な回路とで構成でき安価
で信頼性の高い回路が実現できる。
出をソフトウェア処理で行ない、ハードウェアとしては
受信エレメントタイミングのストップオーダでデータ受
信回路の受信クロックを停止させるためのパルス発生回
路とＡＮＤケ゛−１だけの簡単な回路とで構成でき安価
で信頼性の高い回路が実現できる。
（発明の効果）
本発明は簡単な回路によって受信データの同期の確立を
行なうことができる利点があるので、既存回路に少ない
変更を加えるだけで通信制御装置の同期確立回路に利用
することができる。
行なうことができる利点があるので、既存回路に少ない
変更を加えるだけで通信制御装置の同期確立回路に利用
することができる。
第１図は従来の同期確立回路、第２図は本発明の一実施
例を示す回路構成、第３図は同期ビット検出手順を示す
図、第４図は同期合せのための回路動作タイムチャート
を示す図である。 １・・・中央処理装置、２・・・第１シフトレジスタ、
３・・・第２シフトレジスタ、４・・・演算回路、５・
・・データ終幽装置、６・・・メインメモリ、７・・・
パルス発生回路、８・・ＡＮＤダート、９・・・データ
受信回路。 特許出願人 沖電気工業株式会社 特許出願代理人 弁理士 山 本 恵 −
例を示す回路構成、第３図は同期ビット検出手順を示す
図、第４図は同期合せのための回路動作タイムチャート
を示す図である。 １・・・中央処理装置、２・・・第１シフトレジスタ、
３・・・第２シフトレジスタ、４・・・演算回路、５・
・・データ終幽装置、６・・・メインメモリ、７・・・
パルス発生回路、８・・ＡＮＤダート、９・・・データ
受信回路。 特許出願人 沖電気工業株式会社 特許出願代理人 弁理士 山 本 恵 −
Claims (1)
- シリアル転送される同期データの１フレーム７５（同期
ビ丹を有し、その同期ピット力玉論理イ直” １ ”ま
たは” ｏ ”を交互に繰返すデータタ１１を受信しデ
ータの同期を確立する同期確立回路において、８ピツト
のデータ毎にデータを組立て中央処理装置に転送する手
段と、同期データをサンプルするだめの外部エレメント
タイミングを中央処理装置のｆｌｉｌＪ御によって停止
させる手段とを有し、同期ビットの位置をプログラムで
検出し外部エレメントタイミングを停止させることによ
シデータのクレーム同期を確立することを特徴とする同
期確立方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58058020A JPS59183546A (ja) | 1983-04-04 | 1983-04-04 | シリアル転送における同期確立方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58058020A JPS59183546A (ja) | 1983-04-04 | 1983-04-04 | シリアル転送における同期確立方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59183546A true JPS59183546A (ja) | 1984-10-18 |
Family
ID=13072274
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58058020A Pending JPS59183546A (ja) | 1983-04-04 | 1983-04-04 | シリアル転送における同期確立方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59183546A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5418616A (en) * | 1977-07-12 | 1979-02-10 | Nec Corp | Frame synchronizing circuit |
| JPS56144656A (en) * | 1980-04-11 | 1981-11-11 | Nec Corp | Frame pattern collation system |
-
1983
- 1983-04-04 JP JP58058020A patent/JPS59183546A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5418616A (en) * | 1977-07-12 | 1979-02-10 | Nec Corp | Frame synchronizing circuit |
| JPS56144656A (en) * | 1980-04-11 | 1981-11-11 | Nec Corp | Frame pattern collation system |
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